Дослідження арифметичних розширювачів СКС

Білосуцев, Нікіта Геннадійович
Please use this identifier to cite or link to this item: https://er.chdtu.edu.ua/handle/ChSTU/6557
Title:	Дослідження арифметичних розширювачів СКС
Authors:	Лукашенко, Валентина Максимівна Білосуцев, Нікіта Геннадійович
Issue Date:	Jan-2023
Abstract:	Метою кваліфікаційної роботи магістра є підвищення ефективності обчислювальних компонентів спеціалізованих комп’ютерних систем шляхом створення та визначення найкращих існуючих моделей перемножувачів та суматорів двійкових кодів. Об’єкт дослідження – процеси обробки інформації в спеціалізованих комп’ютерних системах. Предмет дослідження – моделі компонентів арифметичних розширювачів спеціалізованих комп’ютерних систем. У кваліфікаційній роботі магістра було проведено аналіз існуючих перемножувачів: аналогових, цифрових, гібридних та виявлено їх переваги та недоліки. Проведена класифікація перемножувачів дозволила порівняти перемножувачі сигналів за основними якісними критеріями. За результами дослідження стану перемножувачів на базі існуючих інтегральних мікросхем серійного випуску, джерел вітчизняної та зарубіжної літератури та патентів на винахід визначена та досліджена модель кортежного мультиплікативно-адитивного помножувача багаторозрядних двійкових чисел з високою інформаційною надійністю. Проведено аналіз апаратурних витрат модель кортежного мультиплікативно-адитивного помножувача багаторозрядних двійкових чисел за допомогою запропонованого аналітичного виразу, який підтвердив, що перевагою кортежної декомпозиції прецизійних співмножників є широка можливість варіювати розрядністю кортежу для забезпечення результату не тільки за вимогами точності та швидкості процедури отримання результату множення, але при цьому мати малі енергетичні та апаратурні витрати, і також можливість підвищити надійність за рахунок резервування малорозрядної кортежної матриці логічного множення та введення ІЗЗ. Побудована знакова трикоординатна модель залежності трансформованої похибки, математичного очікування та дисперсії інструментальної похибки від розрядності операндів, наочність якої зменшує час при проектуванні. Розроблена методика визначення числа кортежів при проектуванні спеціалізованого прецизійного помножувача в межах заданої похибки множення. Візуалізація знакової трикоординатної моделі залежності математичного очікування та дисперсії інструментальної похибки при відкиданні частини розрядної сітки в результаті множення від числа кортежів, наочність якої спрощує, полегшує та прискорює процедуру проектування. Враховуючи, що моделі перемножувачів використовують операцію додавання, також було розглянуто стан існуючих інтегральних схем, що виконують операцію додавання. Для аналізу евристично організована множина існуючих серійно випускових суматорів. На підставі цієї множини створена реляційна модель серійно випускових інтегральних схем суматорів, а саме – схеми відношення структурованих за відповідними основними технічними параметрами (напруга та струм споживання, час затримки, температурний діапазон, потужність споживання) типів ІС суматорів і побудовані відповідні гістограми. Запропонована швидкодіюча методика визначення найкращого суматора, яка характеризується високою швидкодією через візуалізацію параметрів. За її допомогою визначені моделі суматорів з найкращими параметрами, що впливають на ефективність роботи спеціалізованих комп’ютерних систем. Результатом кваліфікаційної роботи є можливість збільшення ефективності спеціалізованих комп’ютерних систем за допомогою впровадження обраної та дослідженої моделі кортежного мультиплікативно-адитивного помножувача багаторозрядних двійкових чисел з високою інформаційною надійністю та обраного суматора двійкових чисел, як елемента, що дає можливість отримання прецизійних результатів.
URI:	https://er.chdtu.edu.ua/handle/ChSTU/6557
Appears in Collections:	123 Комп’ютерна інженерія (Спеціалізовані комп’ютерні системи)
Files in This Item:
File	Description	Size	Format
М_123_2022_Білосуцев+.pdf Restricted Access		2.15 MB	Adobe PDF	View/Open Request a copy
Show full item record
Extracted text
ЧЕРКАСЬКИЙ ДЕРЖАВНИЙ ТЕХНОЛОГІЧНИЙ УНІВЕРСИТЕТ 
ФАКУЛЬТЕТ ІНФОРМАЦІЙНИХ ТЕХНОЛОГІЙ І СИСТЕМ 
КАФЕДРА РОБОТОТЕХНІКИ ТА СПЕЦІАЛІЗОВАНИХ 
КОМП’ЮТЕРНИХ СИСТЕМ 
 
 
 
 
 
Пояснювальна записка 
до кваліфікаційної роботи 
освітнього ступеню «магістр» 
 
на тему: Дослідження арифметичних розширювачів СКС 
 
 
 
 
Виконав: здобувач вищої освіти 2 курсу, 
групи МСКС-2107 
спеціальності 123 «Комп’ютерна 
інженерія» 
(освітня програма «Спеціалізовані 
комп’ютерні системи») 
 Нікіта БІЛОСУЦЕВ   
(ім’я та прізвище) 
 
Керівник  Валентина ЛУКАШЕНКО  
(ім’я та прізвище) 
Рецензент       
(ім’я та прізвище) 
 
 
 
Черкаси 2022 року 
ЗМІСТ 
СПИСОК СКОРОЧЕНЬ ТА УМОВНИХ ПОЗНАЧЕНЬ…………………….4 
ЗАГАЛЬНА ХАРАКТЕРИСТИКА …………………………………………..5 
РОЗДІЛ 1. СТАН КОМПОНЕНТІВ АРИФМЕТИЧНИХ 
РОЗШИРЮВАЧІВ, ЩО ВПЛИВАЮТЬ НА ЕФЕКТИВНІСТЬ РОБОТИ 
СКС……………………………………………………………………………...8 
1.1 Основна математична модель аналогових перемножувачів………….8 
1.2 Основна математична модель цифрових перемножувачів………......17 
1.3 Основна математична модель гібридних перемножувачі.………......26 
1.4 Аналіз основних якісних показників перемножувачів.………..….…32 
1.5 Класифікація перемножувачів сигналів………………………………34 
Висновки до розділу 1………………………………………………………...36 
РОЗДІЛ 2 ДОСЛІДЖЕННЯ ІСНУЮЧИХ ІНТЕГРАЛЬНИХ СХЕМ 
ЦИФРОВИХ СУМАТОРІВ ДВІЙКОВИХ ОПЕРАНДІВ. ВИЗНАЧЕННЯ 
НАЙКРАЩОЇ МОДЕЛІ……………………………………………………....37 
2.1 Основна математична модель аналогових суматорів………………..37 
2.2 Основна математична модель цифрових суматорів…………………40 
2.3 Класифікація цифрових суматорів…………………………………....48 
2.4 Аналіз  основних характеристик цифрових суматорів……………....51 
Висновки до розділу 2………………………………………………………..60 
РОЗДІЛ 3 ДОСЛІДЖЕННЯ КОРТЕЖНОЇ МУЛЬТИПЛІКАТИВНО-
АДИТИВНОЇ МОДЕЛІ ПЕРЕМНОЖУВАЧА БАГАТОРОЗРЯДНИХ 
ДВІЙКОВИХ ОПЕРАНДІВ……………………………………………….…61 
3.1 Образно-знакова модель перемножувача двійкових кодів………….61 
3.2 Дослідження конструктивної надійності моделі кортежного 
мультиплікативно-адитивного перемножувача………………………….…72 
3.3 Методика визначення числа кортежів при проектуванні 
спеціалізованого прецизійного перемножувача за заданою похибкою…..75 
3.4 Порівняльний аналіз апаратурних витрат запропонованої моделі 
прецизійного кортежного мультиплікативного перемножувача           
двійкових кодів…………………………………..…………………………...85 
Висновки до розділу 3………………………………………………………..89 
ВИСНОВКИ……………………………………………………………….….90 
СПИСОК ВИКОРИСТАНИХ ДЖЕРЕЛ……………………………………92 
Додаток А……………………………….…………………………………….97 
 
 
 
СПИСОК СКОРОЧЕНЬ ТА УМОВНИХ ПОЗНАЧЕНЬ 
 
 
 
1. ЦАП – цифро-аналоговий перетворювач 
2. МДНП – метал-діелектричний напівпрвідник 
3. МОНП – метал-оксидний напівпровідник 
4. КМОНП – комплементарний метал-оксидний напівпровідник 
5. ЦАП – цифро-аналоговий перетворювач 
6. ШІС – швидкодіюча інтегральна схема 
7. СКС – спеціалізовані комп’ютерні системи 
8. ЧПУ – числове прогамне управління 
9. КІС – комп’ютерно-інтегровані системи 
10. ІЗЗ – інформаційно-зворотній зв’язок  
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
ЗАГАЛЬНА ХАРАКТЕРИСТИКА 
 
Актуальність теми. 
 В даний час обчислювальні компоненти арифметичних розширювачів, 
а саме: перемножувачі та суматори спеціалізованих комп’ютерних систем 
(СКС) при експлуатації не мають необхідних техніко-економічних 
характеристик разом: 
- презиційності;  
- високих інформаційно-енергетичних показників; 
- масогабаритних показників; 
- надійності; 
- низької вартості.  
Організація мікро-, наноструктур функціонально орієнтованих 
перетворювачів інформації з великим чистом кубітів порушує питання про 
живучість таких структур через сильні електричні поля, високу густину 
струму й інші фактори, що сприяють їхній деградації через складність 
мінімізації поверхневих станів, що призводить до низького відсотка виходу 
придатних кристалів із пластини і високої вартості пристроїв. 
Розробка теоретичних наукових основ проектування 
багатокритеріальних виробів електроніки на єдиному методологічному та 
інформаційному базисі являє собою першочергову задачу.  
Ці вироби реалізовані таблично-алгоритмічними методами і 
спрямовані на розв’язання задач обчислювального характеру, множення та 
додавання багаторозрядних кодів, перерозподіл в часі і просторі презиційної 
інформації в реальному масштабі часу з високими якісними й 
експлуатаційними показниками, сприяють прогресу у всіх сферах 
економічної діяльності. 
  
Зважаючи на це, тема випускної кваліфікаційної роботи – 
«Дослідження арифметичних розширювачів СКС», є актуальною. 
Зв'язок роботи з науковими програмами, темами, планами.  
Випускна магістерська робота з тематикою НДР за темами з відповідними 
номерами державної реєстрації: «Базові компоненти мікропроцесорних 
систем управління лазерними технологічними комплексами на основі 
таблично-алгоритмічних методів, моделей та теорії неповної подібності», 
№0113U003345 Черкаського державного технологічного університету. 
Мета і завдання дослідження 
Метою дослідження є підвищення ефективності обчислювальних 
компонентів спеціалізованих комп’ютерних систем шляхом створення та 
визначення найкращих існуючих моделей перемножувачів та суматорів 
двійкових кодів. 
Для досягнення поставленої мети необхідно вирішити наступні 
завдання: 
− Провеcти аналіз стану видів перемножувачів для арифметичних 
розширювачів, що впливають на ефективність роботи СКС. 
Визначити модель перемножувала з найкращими якісними 
показниками для подальшого дослідження. 
− Провести дослідження існуючих інтегральних схем цифрових 
суматорів двійкових операндів та визначити модель суматора з 
найкращими параметрами. 
− Провести верифікацію основних показників визначеної моделі 
перемножувача двійкових операндів. 
 
Об’єкт дослідження – процеси обробки інформації в спеціалізованих 
комп’ютерних системах. 
Предмет дослідження – моделі компонентів арифметичних 
розширювачів спеціалізованих комп’ютерних систем. 
Методи дослідження 
Методи дослідження основані на теорії аналізу, синтезу, та 
оптимізації; теорії надійності, теорії інформації, теорії проектування, 
схемотехніки. 
Наукова новизна отриманих результатів полягає в тому що: 
− Визначена кортежна мультиплікативно-адитивна модель 
перемножувача багаторозрядних двійкових операндів, 
ефективність якої підтверджена верифікацією за якісними та 
кількісними основними параметрами. 
− Створена реляційна модель існуючих серійно випускових 
суматорів. Визначена модель суматора з найкращими 
параметрами, що впливають на ефективність роботи СКС. 
Практичне значення отриманих результатів полягає:  
В доведенні отриманих наукових результатів до конкретних інженерних 
рішень: 
− Розроблено структурну схему перемножувача двійкових сигналів 
− Запропонована методика визначення найкращого ІС суматора, яка 
забезпечує через візуалізацію високу швидкість сприйняття 
відповідної інформації. 
Апробація результатів: 
Основні положення і результати дослідження доповідались, 
обговорювались: 
 
 
 
− на конференції «Програма днів студентської науки-2021» : 22 квітня 
2021 р.  – Черкаси: ЧДТУ, 2021. 
− на конференції «Збірник тез доповідей студентської науково-
практичної конференції-2022» : 19 квітня 2022 р.  – Черкаси: ЧДТУ, 
2022. 
Публікації: 
По результатам дослідження  опубліковано  наступний матеріал: 
− Білосуцев Н.Г. Аналіз сучасних спеціалізованих високоточних 
співпроцесорів операції множення/ Н.Г. Білосуцев, В.М. Лукашенко 
// Тези доповідей студентської науково-практичної конференції 
ЧДТУ: 22 квітня 2021 р.  – Черкаси: ЧДТУ, 2021. – С.128.  
− Білосуцев Н.Г. Аналіз сучасних спеціалізованих високоточних 
співпроцесорів операції додавання / Н.Г. Білосуцев, В.М. Лукашенко 
// Тези доповідей студентської науково-практичної конференції 
ЧДТУ: 19 квітня 2021 р.  – Черкаси: ЧДТУ, 2022. – С.46. 
Структура кваліфікаційної роботи: 
Магістерська кваліфікаційна робота складається із вступу, трьох 
розділів, висновків, списку використаних джерел і додатку. 
Робота викладена на 98 сторінках, ілюстрована 20 рисунками і 6 
таблицями, список використаних літературних джерел зі 34 найменувань та 
додаток. 
РОЗДІЛ 1 
СТАН КОМПОНЕНТІВ АРИФМЕТИЧНИХ РОЗШИРЮВАЧІВ, ЩО 
ВПЛИВАЮТЬ НА ЕФЕКТИВНІСТЬ РОБОТИ СКС 
В розділі 1 наведена інформація про наступні види перемножувачів: 
− аналогові; 
− цифрові; 
− гібридні. 
Перемножувачі даних видів  сигналів розглядаються нижче. 
 
1.1  Основна математична модель аналогових перемножувачів 
 
Аналоговий перемножувач сигналів, будучи одним з основних 
елементів аналогової мікроелектронної апаратури,  має різноманітні 
морфоструктури і методи апаратурної реалізації. Серед них найбільше 
поширення одержали пристрої, побудовані на основі: 
− керованого опору; 
− перемінній крутизні; 
− логарифмічних діодів (трансдіодів); 
− нормування струму (перемножувач Гільберта); 
− імпульсних, паралельно симетричних транзисторних каскадах. 
При цьому точність перемножування  відповідає 3% - 0, 05% і її 
збільшення досягається або при певних обмеженнях по амплітудах, 
частотам вхідних сигналів, або додатковими схемотехнічними рішеннями, 
що забезпечують усунення чи зниження цього фактора, але при цьому 
сприятливих збільшенню інструментальної чи динамічної погрішностей 
пристрою. 
Одна з причин виникнення динамічної погрішності перемножувачів є 
залежність від інерційних властивостей використовуваних типів елементів і 
організації їхніх взаємозв'язків. 
У зв'язку з цим, інтерес представляють пристрою для перемножування 
електричних сигналів, побудовані на основі безінерційного перемножувача 
типу 525 ПС1 [3, 4, 11], що досить прості по конструкції і надійні. 
Однак недоліком цих пристроїв є необхідність ручного 
підстроювання, обумовлена наявністю зсуву на входах і на виході 
безінерційного перемножувача. Варто помітити, що за допомогою 
подстроєчних [13,15,17] резисторів і додаткових джерел напруги 
представляється можливим трохи підвищити точність перемножування 
сигналів. Але через мінливість зсувів на входах і виході безінерційного 
умножителя точність з часом знову падає і приводить необхідності 
повторного налагодження. В умовах роботи сучасних автоматизованих 
лазерних комплексів, своєчасне виявлення необхідності регулювання й 
оперативного втручання в більшості випадків не представляється 
можливим. 
Другою причиною виникнення динамічної помилки є вузька смуга 
частоти пропущення пристрою, викликаний кінцівкою часу реалізації 
алгоритму перемножування сигналів, що навіть при умовної безінерційності 
компонентів і елементів пристрою, приводить до динамічної помилки 
запізнювання рішення [5]. Наприклад, у роботі [10] багатотактний 
аналоговий перемножувач, у якого вхідні аналогові сигнали модулюються і 
надходять на входи безінерційного умножителя, а вихід підключений до 
фільтра низьких частот має низьку точність перемножування аналогових 
сигналів у часі. 
Отже, зміна в часі вхідних сигналів X(tвх) чи В(tвх) і кінцевий час 
реалізації алгоритму перемножування сигналів приводить до динамічної 
погрішності. 
Рішення поставленої задачі пропонується в такий спосіб. Нехай для 
багатотактного перемножувача вихідний сигнал  Z(tвых) з'являється на 
виході пристрою з затримкою через n тактів, необхідних для виконання 
прийнятого алгоритму реалізації процесу перемножування електричних 
сигналів: 
Z =XУ                                               (1.1) 
 
де Х,У – сигнали, що перемножуються. 
Якщо тривалість i-го такту ti, то час запізнювання вихідного сигналу 
Z(tвых) щодо вхідних X(tвх) чи В(tвх)  визначається сумою затримки по числу 
тактів, де ti – максимальне значення для одного з двох співмножників. 
За час tз кожний  вхідних сигналів зміниться на величину: 
 
                                      алгXi(tвх)=(dXi/dt) tз                                                  
    i=n
t = t і алгУi(tвх)=(dУi/dt) tз                                          (1.2) 
з i=1 i
 
 
При цьому математичну модель динамічної погрішності  від 
запізнювання рішення для кожного зі співмножників можна записати у виді: 
 
алгZi(tвх)= tз  (∂Ф/∂Х)(dXj/dt) 
алгZi(tвх)= tз (∂Ф/ ∂У)(dУj/dt), 
    (1.3) 
 
де Ф – функціональний закон зміни Х, У. 
З приведених вище математичних моделей видно, що динамічна 
погрішність і швидкодія перемножувачів знаходяться в тісній взаємодії, 
тому що останнє характеризується часом tз із заданою точністю (Z)tз. 
Звідси при проектуванні високоточних пристроїв перемножування 
аналогових сигналів необхідно враховувати (поряд з іншими) наступне 
умова - зміна вхідних сигналів алгXi(tвх), алгУi(tвх) не повинне 
перевищувати припустимої динамічної помилки через кінцевий час 
реалізації алгоритму перемножування: 
 
                                       (Z)tз=(d/dt)макс tз. (1.4) 
 
Якщо ця умова не виконується, то передбачається використання 
запам'ятовуючого пристрою, що зберігає з необхідною точністю  X(tвх), 
У(tвх) на увесь час реалізації.З огляду на вищесказане пропонується 
оригінальне схемотехническое рішення для перемножування аналогових 
сигналів, образно-знакова модель якого представлена на рис. 1.1.                                                                                             
2 11 
9 
7 
6 
5 
1 
 
8 10 12 
3 
4 
Рис. 1.1.  Образно-знакова модель  
перемножувача аналогових сигналів 
 
Перемножувач побудовано на безінерційному перемножувачі 1 і 
містить: 
− перемикачі полярностей 2, 3 (кожен з них виконаний (рис. 1.2) 
на основі схеми вирахування 19 і ключів 20, 21); 
− перемикач 4 з пам'яттю, що складається з ключів 9, 10 з 
відповідними накопичувальними конденсаторами 11,12; 
− усереднюючий суматор 6 із входами що неінвертує й інвертує; 
− блок керування 5.  
 
 
2(3) 
20 
21 
19 
7,1 7,2 
Рис. 1.2. Образно-знакова модель 
 перемикача полярностей 
 
 
 
 
 
 
 
Блок керування 5 (рис. 1.3), що синхронізує в часі процес 
перемножування, побудований на простих логічних елементах і містить: 
• тригер Т 14; 
 
7.1 
 
 13 14 15 16 
 
 7.2 
 5 17 
18 
 
 8 
 Рис. 1.3. Структурна схема блоку управління 
 
 
−  логічні елементи НЕ 15, НЕ 18, И 16; 
−  дільник частоти 17; 
−  мультивібратор 13.  
 
Сформовані блоком 5 сигнали керують роботою ключів 20, 21 і 9, 10.  
Тимчасові діаграми в основних вузлових крапках перемножувача 
зображені на рис. 1.4. 
 Це пристрій множення працює в такий спосіб. 
Цикл роботи визначається періодом проходження керуючих імпульсів 
перемикача 4 з пам'яттю. У проміжках між керуючими імпульсами, коли 
ключ 9 замкнуть, а ключ 10 розімкнуть, на виході безінерційного множувача 
1 формується сигнал: 
  
       U= XУ+f(ХУ + УХ) +ХУ+ ,                                    (1.5) 
 
де Х, У – зсуву на відповідних входах безінерційного множувача 1 
з урахуванням зсувів, внесених перемикачами 2 і 3; 
( -  зсув на виході безінерційного множувача 1; 
f - періодична знакозмінна функція з одиничною амплітудою і з 
періодом, рівним 2Т; 
Т – період проходження імпульсів, що задають, формованим 
одновібратором 13; 
          f(ХУ+УX) – модульована перешкода, що залежить від несучої 
частоти, тобто від частоти 1 знакозмінної періодичної функції f.  
Сигнал (1) надходить через замкнутий ключ 9 на вхід, що неінвертує, 
суматора 6. З приходом керуючого імпульсу ключ 9 розмикається, а ключ 
10 замикається. Накопичувальний конденсатор 11 відключається від виходу 
безінерційного перемножувача 1, запам'ятавши вихідну напругу 
безінерційного перемножувача 1 у момент розмикання ключа 9. Керуючі 
імпульси виробляються досить вузькі, щоб за час тривалості імпульсів 
збережений вихідний сигнал безінерційного множувача 1 не зміг помітно 
змінитися. У силу цього під час приходу керуючих імпульсів на вхід 
перемикача 4 з пам'яттю сигнал на вході, що інвертує, усереднюючого 
суматора 6 також буде описуватися вираженням (1.5).  
На час тривалості керуючих імпульсів накопичувальний конденсатор 
12 підключається через ключ 10 до виходу безінерційного множувача 1. У 
цей час за допомогою перемикачів 2, 3 на перший і другий входи множувача 
подаються «нульові» сигнали і на його на виході  формується сигнал: 
 
 U1= ХУ+ .                                                     (1.6) 
 
Відомо, що значення зсувів Х, У и  змінюються повільно і є слабко 
мінливими параметрами. Тому після приходу декількох керуючих імпульсів 
накопичувальний конденсатор 12 зарядиться до значення, що установило. 
При цьому сигнал на вході, що інвертує, усреднюючого суматора 6 приймає 
значення, що відповідає вираженню (1.6). 
 Оскільки на неінвертуючий й інвертуючий входи усреднюючого 
суматора 6 приходять сигнали, описувані вираженнями (1.5) і (1.6), те 
вихідний сигнал суматора можна записати так: 
 
                             Z=Ф{ХУ +f (ХУ + УХ)},                                     (1.7) 
 
де Ф{} – оператор, відображенням якого в комплексній області є 
амплітудно-фазова характеристика фільтра Ф(jω) усреднюючого суматора.   
Високочастотна перешкода f(ХУ+ УХ) має несучу частоту ω1=π/Т, 
що в два рази більше, ніж  у близького по технічній сутності пристрою.  
Ця властивість дозволяє при виборі усреднюючого суматора 6 
виконати умову:  
 эф1,                                            (1.8) 
 
де эф – гранична частота його ефективної смуги пропущення.  
У цьому випадку високочастотна перешкода відфільтровується і не 
проходить на вихід перемножувача. 
Відомо, що чим ширше смуга пропущення блоку 6, тим менше 
внесена погрішність.  
 
 
 
 
 
 
 
 
U13  
t 
 
U14 
 t 
 U15 
t
  
U17 
 
t 
 U18 
 t 
 U16 
 t 
 U4-
 t 
 U4-2 
 t 
 Рис.  1.4. Часова діаграма роботи перемножувача аналогових сигналів 
 
У роботі поставлена задача вирішена введенням керованого 
перемикача з пам'яттю, виходи яких підключені до підсумовуючого і 
віднімаючого входів усереднюючого суматора.  Це дозволяє скористатися 
більш широкосмуговим фільтром нижніх частот, тим самим зменшити 
динамічну погрішність перемножування електричних сигналів. 
 
1.2 Основна математична модель цифрових перемножувачів 
 
Пристрій множення двох n розрядних двійкових чисел не є новим для 
даної роботи, але воно, раніше розроблене автором, і на сьогодні 
представляє інтерес дослідження його характеристик. Останні впливають на 
параметри розробленого нового пристрою розподілу, оскільки пристрій 
множення є його складовою частиною. 
Припустимо  перемножування двох многочленів двійкових чисел -   
множеного 
 
                     х =a 2n-1+a 2n-2+…+a 2k+…+a 21+a 20                                          
1 n-1 n-2 k 1 0  (1.9) 
 
і множника   
 
                  х2=b n-1 n-2 k 1 0 
n-12 +bn-22 +…+bk2 +…+b12 +b02                           (1.10) 
 
представлено наступним чином: 
 
   х х =a b 2n-1
1 2 n-1 0 +a n-2
n-2b02 +...+a k
kb02 +…+a1b02
1+a 0
0b02 + 
+………………………………………………………..+ 
+a b 2(n-1)+k+a b 2(n-2)+k
n-1 k n-2 k  +…+akbk2
2k+…+a1bk2
k+1+a b 2k
0 k + 
+……………………………………………………………...+ 
+a b 2(n-1) 
n-1 n-12 +a 2n-3 (n-1)+k n n-1
n-2bn-12 +…+akbn-12 +…+a1bn-12 +a0bn-12 = 
  = Z2n-2+Z2n-3+…+Zn+…+Z2k+…+Z1+Z0.                                                 (1.11) 
 
Для даного типу пристрою є актуальною задача зменшення 
апаратурних витрат і енергоспоживання. 
Обрана модель реалізована на основі таблично-алгоритмічного 
методу. Суть таблично-алгоритмічного методу заключається в тому, що 
множники розділяються на кортежі. Нижче наведений приклад отримання 
добутку двійкових чисел N1  та N2 , заданих 8-розрядними кодами таблично-
алгоритмічним методом , де кожен співмножник представляється у вигляді 
двох кортежів по чотири розряди в кожному. 
Припустимо загальний опис множеного N1  має вигляд 
 N1 = x7 x6 x5 x4 x3 x2 x1 x0 ,  
а старший кортеж й молодший кортеж представляються відповідно у 
вигляді 
x7 x6 x5 x4 
 x3 x2 x1 x0  ,   
аналогічно для множника –  
 N2 = y7 y6 y5 y4 y3 y2 y1 y0 ,  
кортежі множника представляються у вигляді 
y7 y6 y5 y4 
 y3 y2 y1 y0 .   
У табл. 2.1 наведено приклад формування добутку відповідних 
кортежів для N1  та N2  у вигляді малорозрядних матриць. 
Допустимо N1 =10110011,   
  N2 =10110110,   
тобто 
 x7 =1, x6 = 0, x5 =1, x4 =1, x3 = 0, x2 = 0, x1 =1, x0 =1; 
 y7 =1, y6 = 0, y5 =1, y4 =1, y3 = 0, y2 =1, y1 =1, y0 = 0 ,  
а їх кортежі мають вигляд: 
I x = x7 x6 x5 x4 =1011, 
 кортежі множеного;
II x = x3 x2 x 1 x0 = 0011.    
I y = y7 y6 y5 y4 =1011 , 
  кортежі множника.  
II y = y3 y2 y1 y0 = 0110 . 
При надходженні управляючих сигналів k1 та k2  за першим 5 та 
другим 6 управляючими входами в комутаторах 3 і 4 для кортежних 
розрядів формуються мікрокоманди відповідно до виразів 
 
FI = k1  k2  k1  k2 ; 
x


FII = k
y 1  k2  k1  k2 ;


FI = k1  k2  k1  k2 ; 
y


F = k  k  k  k .
 IIx 1 2 1 2                                                    (1.12) 
 
Під дією мікрокоманд  до буферних регістрів 10 і 11 відповідно 
записуються відповідні кортежі кодів співмножників: 
I x і I y , I x і II y , II x і I y , II і II .
або i i  або i i  або i i  або xi yi   
Вихідні імпульси елементів “АБО” 15 надходять на інформаційні 
входи комутатора 8, в якому за управляючими сигналами k1 та k2  
формуються мікрокоманди K1, K2 , K3  відповідно до виразів 
 
K1 = k1  k2 ; 


K2 = k1  k2  k1  k2 ;

K3 = k1  k2. 
                                                           (1.13) 
 
Серед переваг таблично-алгоритмічного методу можна віднести 
можливість варіювання апаратурно-часовими параметрами. Модель може 
бути використана в системах ЧПУ і в спеціалізованих обчислювальних 
пристоях.  
Серед існуючих аналогів відомі обладнання для множення n-
розрядних чисел, що містить n-розрядні регістри множеного й множника, 
комутатори груп розрядів множеного й множника, блок перемножування к-
розрядних чисел (к-розрядність груп множеного й множника) і 
накопичуючий суматор, причому виходи регістрів множеного й множника, 
згруповані по k розрядів, підключені до інформаційних входів комутаторів 
труп розрядів множеного й множника відповідно, керуючі входи, що 
управляють, підключені відповідно до першого й другого керуючих входів 
обладнання, а виходи підключені, відповідно до входів множеного й 
множника блоку перемножування к-розрядних чисел, виходи останнього 
підключені до відповідних входів накопичуючого суматора, що представляє 
собою сукупність комбінаційного суматора й регістру, причому керуючі 
входи регістру з'єднані з відповідними тактовими виходами [21]. Недоліком 
цього обладнання є мала швидкодія та надійність. 
 Найбільш близьким по технічній сутності до запропонованого є 
пристрій [22] для множення n-розрядних чисел, але недоліком цього 
пристрою є низька надійність через більшу кількість зовнішніх контактів IС 
для входів та виходів. 
 
 Пропонунується модель, яка має усунуті дані недоліки. Дана модель 
представлена на рис. 1.5. 
  
 
 
 
 
 
 
 х1   5     6   
 Рг1 Скид 
 f1   f2 
 К3 
 
 
БРг 11  
  
 
 
  
АБО 
 ЭЗ   
16    
    15   
Матриця   
 (n/m)2 
       
12  
  
 НСм 
   
АБО х1 х2 
ЭЗ К8    9 
 16   
   15 
 
 
 
 
И   14 Дц  13 
 
 
 
17 
 
БРг  10 
 
 19  
МДП-
 ключі 
К4 
 Керуючий вхід 
          
 Скид 
х2 
                           Рг2 
 
 
Рис. 1.5. Пристрій для множення n-розрядних двійкових чисел 
 
 
Пристрій працює наступним чином. 
Після обнуління регістрів 1 і 2 співмножників, буферних регістрів 10 
і 11 і накопичуючого суматора 9 записуються числа N1 і N2 у регістри 1 і 
2 відповідно. По приходу керуючих сигналів f1 і f2 по першому 5 і другому 
6 керуючих входах у комутаторах 3 і 4 груп формуються мікрокоманди по 
структурним формулам (1.14) 
 
 F f1 f 2 f1 f2; 
 F f1 f2 f1 f2; 
F f1 f 2 f1 f2; 
F   (1.14) 
f1 f2 f1 f2. 
  
 
Під дією мікрокоманд (1) у буферні регістри 10 і 11 відповідно 
записуються Іаi або Iiаi та Іbi або IIbi частини кодів співмножників. 
Одиниці bi надходять на перши входи елементів І і-го рядка матриці 12. 
Одиниці ai по приходу тактового імпульсу 17 пройдуть через елементи 14 
і надійдуть на другі входи І і-го стовпця матриці 12, що перебувають у 
парних рядках та на вхід скидання і-го розряду буферного регістру 10, при 
цьому при перемиканні тригера на його інверсному виході з'являється 
імпульс, який пройшовши і-ий вузол 13 диференціювання надійде на другі 
входи елементів І і-го стовпця матриці 12, що перебувають у непарних її 
рядках, на виходах елементів І j-ої діагоналі матриці 12 (j=1,..., 2к-1) 
з'явиться імпульс, який для перших двох елементів І кожної l-ої діагоналі 
матриці 12 (l=2,...,2к-2) пройде на входи l-го елемента АБО 15 
безпосередньо, а імпульси на виходах інших елементів І l-ої діагоналі 
матриці 12 пройдуть на входи l-го елемента АБО 15 через елементи 
затримки 16. Вихідні імпульси елементів АБО 15 надходять на 
інформаційні входи комутатора 8 часткових добутків, у якому по керуючих 
сигналах f1 і f2 відповідно до структурних формул: 
       (1,15) 
формуються мікрокоманди (2), які пропускають імпульси результату 
часткових перемножувань у відповідні розряди накопичуючого суматора 9. 
Після виконання всіх мікрокоманд у накопичуючому суматорі 9 
установлюється результат перемножування всіх частин співмножників. По 
третьому керуючому входу 18 пристрою надходить імпульс, під дією якого 
відкриваються МДНП-ключі 19 і результат перемножування з'являється на 
входах/виходах пристрою. 
 
Таблиця 2.1. 
 Часткові суми добутку двох  8 - розрядних двійкових  чисел, 
представлених двома кортежами 
Розряди суматора  з відповідними вагами 
 ЧСi   14  13  12  11  10 9 8 7 6 5 4 3 2 1 0 
 1 0 1 1     0 0 0 0    
0 0 0 0   0 0 1 1   
1 0 1 1  0 0 1 1  
 1 0 1 1 0 0 0 0 
 ЧС1  1 1 1 1 0 0 1 ЧС4 0 0 1 0 0 1 0 
     0 0 1 1        
0 0 0 0   
0 0 1 1  
0 0 1 1 
 ЧС2      0 1 0 0 0 0 1     
     0 0 0 0        
1 0 1 1   
1 0 1 1  
0 0 0 0 
 ЧС3      1 0 0 0 0 1 0     
РП  1 1 1 1 1 1 1 0 1 0 0 0 0 1 0 
 
Примітка: 1. ЧСi – результат часткових  добутків;  
                  2. РП – результат добутку (х2 х1). 
 
 
24-розрядні операнди 
  
 хс хв ха 
 
 ус ув уа 
 
 
 уаха 
 
у
 вха 
 
усх а 
 
уах в 
Дев’ять 
 
увхв проміжних 
 добутків 
 усхв 
 
 уахс 
 
 увхс 
 
 усхс 
 
 
 усха 
 
 увхв 
 
 усхв уахв 
 
увхс увха 
 
 
 усхс усха уаха 
 
48-розрядний результат 
 
 
 
 
 
Рис. 1.6. Схема отримання часткових добутків та результат множення 
 
Апаратні умножителі зазвичай будуються у відповідності до відомих 
матричних схем. У матриці умножителя асинхронно створюється добуток 
вхідних операндів х та у. Кожний елемент матриці містить схему 
однобітного добутку та схему повного суматора для додавання цього 
добутку до сум та переносв від інших елементів матриці. 
Для МОНП-мікропроцесорів добре підходять біполярні мікросхеми 
швидкого апаратного множення різних типів. Виділяються два різновиди 
таких ШІС: високошвидкісні схеми паралельного типу та 
середньошвидкісні схеми послідовного типу. Якщо в приладах останнього 
типу проміжні добутки отримують за декілька кроків, то в схемах 
паралельного типу вони генеруються за один крок. 
Вибір конкретної моделі ШІС визначається, в першу чергу, вимогами 
до швидкодії схеми, її конфігурації та розрадності чисел, що 
перемножуються.Так, якщо ШІС типу 25І05 фірми «Едванс Мікро Девайс» 
(Anvanced Micro Devices) дозволяє помножити 2-розрядно слово на 4-
розрядне за 40 нс, то для помноження 16-розрядних слів знадобиться 32 
таких БІС, а час помноження виросте до 150 нс.  
З іншого боку, одна ШІС типу МРУ-16 фірми «TRW» з конфігурацією 
виду 16х16 дозволяє перемножувати 16-розрядні числа за 250 нс. 
Число ШІС для паралельного помноження слова розряднстю N x M 
може бути визначена за формулою L=(N/n) x (M/m), де n x m – конфігурація 
ШІС-умножителя. Наприклад, для перемноження 24-розрядних операндів 
на ШІС конфігурації 8х8 знадобиться 9 корпусів. Схема отримання 
проміжних добутків та кінцевого результату приведена на рис 1.6. 
Вибір типу мікросхеми визначається також кодом представлення 
чисел, розсіюваною потужністю та, в ряді випадків, правилом округлення 
результатів. 
1.3 Основна математична модель гібридних перемножувачів 
 
Особливо цікавими для перемножування гібридних електричних 
сигналів є множувачі функціонально незавершені мікроелектронні ЦАП, що 
працюють з опорною напругою, що змінюється, від зовнішніх додаткових 
пристроїв. Швидкодіючі цифро-аналогові перетворювачі, побудовані на  
основі біполярної технології, споживають велику потужність, що  не 
відповідає вимогам до проектованих пристроїв. Зменшення  споживаної 
потужності досягається  використанням  МДНП-технології при 
виготовленні ЦАП, але при цьому  час перетворення цифрової інформації в 
аналогову великий. Відомо, що в перемножувальних ЦАП застосовуються 
токові ключі на основі МДНП-транзисторів у режимі малих напруг стоку, 
що дає їм можливість працювати з опорною напругою довільних знаків і 
форми. Вихідний сигнал (Uвых) такого ЦАП може розташовуватися в кожнім 
з чотирьох квадрантів у залежності від знаків, що приймають 
співмножниками в рівнянні: 
Uвых(t) = K(t)Uоп F(t),                                                    (1.15) 
  
де К(t) – коефіцієнт передачі (функція коду);  
Uоп – амплітуда опорної напруги; 
F(t) – функція зміни опорної напруги.  
Крім того, що може ЦАП здатні перетворювати сигнал, що 
змінюється, від зовнішнього джерела опорних напруг у вихідний сигнал як 
із  заданим постійної, так і з перемінним кодом [1, 2, 3]. Наприклад, якщо 
функція зміни опорної напруги підкоряється гармонійному закону sin(ωt), 
тоді рівняння (1.9) прийме вид:  
 
                              Uвых(t) = K(t) Uоп sin(ωt).                                     (1.16) 
В аналітичній формі зв'язок напруги на виході підсумовуючого 
пристрою Uвых(t) із двоїчно-позиційним кодом на вході і перемінній опорній 
напрузі описується  вираженням:  
 
Uвых(t) = Uоп F(t) Roc(a1 2
n-1+ a n-2 n-i n
2 2 +…+аi 2 +…+an2 )/R2n,         (1.17) 
    
де   аi – значення цифрового сигналу на i-м  цифровому вході (1; 0); n 
–  число розрядів перетворення; Roc – опір зворотного зв'язку; R – опір 
прецизійної резистивної матриці типу R-2R.  
З формули (1.17) видно, що час появи результату на виході 
перетворювача, що множить, залежить від ряду факторів, у тому числі і від 
швидкості формування одиничних імпульсів. 
 Відомо, що час переключення МДНП-транзистора визначається 
швидкістю чи наростання спадання переднього і заднього фронтів імпульсу 
відповідно: 
 
U  e-t/τ
i ;    U  (1- e-t/τ
i ) ,                                               (1.18) 
 
  де Ui – амплітуда напруги керування на затворах МДНП-ключей;   
 τ = c/qm – постійна часу;  з –  вхідна ємність;  
 
qm = - β(Uз - Uпор);                                                 (1.19) 
 
β – κоефіцієнт посилення; Uз – напруга на затворі транзистора; Uпор – 
порогова напруга транзистора. При Uз>>Uпор  впливом граничної напруги 
можна зневажити. Залежності (1.18) і (1.19) показують, що крутість фронтів 
імпульсів прямо пропорційна амплітуді напруги керування. Однак досить 
сформувати високий потенціал  на керуючих входах  транзисторів як 
з'являється проблема великої  потужності розсіювання. Аналіз 
схемотехнічних рішень показує, що ЦАП серії ДО572 відрізняється малим 
струмом споживання (не більш 2 мА). Але струм споживання цих мікросхем 
може багаторазово зростати, коли на цифрові входи подається напруга 
більше, ніж рівень “нуль”, але менше, чим рівень “одиниця” (приблизно в 
діапазоні 0,8...1,9 В) [4].  Виникає задача формування крутих фронтів 
вхідних кодових сигналів. Вирішити цю проблему можна за рахунок високої  
швидкості перерозподілу зарядів між потенційними шинами шляхом 
введення імпульсного харчування і використання “бутстрепної” ємності при 
схемотехнічної реалізації каскадів керування в перетворювачах. 
Дійсно форсуюча напруга (ΔU) керування  у вузлі з “бутстрепної” 
ємністю дорівнює: 
 
 ΔU =  Uc Cb /  (Cb + Cs),                                                                  (1.20) 
 
де C – ємність варактора; C – загальна ємність вузла нагромадження 
стосовно підкладки; Uc – амплітуда імпульсу керування. Ємність  МДНП-
варактора приймає два значення:  
Cb = СоWL1   при нульовій напрузі і 
Сb = СоWL   при напрузі -Uc , L>>L1, 
де  W, L –  ширина і довжина каналу транзистора відповідно.  
Залежність ємності від напруги для МДНП-варактора представлена на  
рис.1.7.  
CoWL L  L1 
 
CoWL  
1
 
 U, В 
- U  -U1              0          U 
2 
Рис. 1.7. Графік зміни значення ємності варактору від напруги 
Запропоновано образно-знакову модель гібридного перемножувача у 
виді цифро-аналогового перетворювача (рис. 1.8), що містить операційний 
підсилювач ОУ, прецизійну резистивну R-2R матрицю, N- розрядні 
осередки вхідного цифрового  коду, резистор зворотного зв'язку,  блок 
керування.  
  Блок керування (БК) містить генератор тактових імпульсів 
(ГТІ), фазовий селектор (ФС) і чотири однотипні перетворювачі рівня 
(ПУН) напруги керування, що дозволило організувати імпульсне 
харчування і тим самим зменшити споживану потужність.  
Оригінальність схемотехнічного рішення полягає в тім, що в кожну N 
– розрядну комірку уведені два МДНП-варактора  VT4, VT9 з відповідними 
зв'язками, транзистори скидання VT5, VT10, керуючий транзистор VT8,  
транзистор дозволу VT6, транзистор попередньої установки VT1, що 
забезпечують високу швидкість підключення вхідної опорної напруги до 
ОП через МДНП-ключі й опір резистивної матриці.  
Працює запропонований перетворювач у такий спосіб. З метою 
підвищення вірогідності перетворення інформації перед початком роботи 
виробляється обнуління ємнісних вузлів. Транзистор VТ1  і другий МДНП-
варактор VТ2  сприяють подачі напруги високого рівня через відкритий 
транзистор VТ3 на затвор другого МДНП-ключа VТ4. Відкривається VТ4,  
підключаються відповідні опори 2R до шини загального потенціалу, 
транзистор VТ5 закритий. З приходом фази дозволу, відкривається  
транзистор VТ6 і напруга вхідної логічної одиниці  заряджає відповідну  
ємність i-го вузла “S”  N-розрядного осередку. Одночасна поява логічної 
одиниці на i-м вході 1 і фази, що дозволяє, на затворі транзистора VТ6 
забезпечується імпульсами синхронізації. З приходом фази керування з 
виходу перетворювача високого рівня БУ і завдяки першому МДНП 
варактору VТ7 “форсується” напруга  у вузлі “ S ”, відкривається транзистор 
VТ8 і імпульс керування високого рівня надходить на затвор першого 
МДНП-ключа VТ9, відкриває його, і відповідне опір матриці R-2R 
підключається до входу підсилювача, що інвертує. При цьому транзистор 
VТ5 відкритий і потенціал затвора другого МДНП-ключа  є нульовим, а сам 
ключ  закритий.  У схемі для підвищення надійності використовуються 
діоди, що захищають затвори транзисторів VТ6, VТ8 від пробою. 
Схемотехнічне рішення N-розрядних комірок використовує напругу 
зсуву на затворах керуючих транзисторів величиною, рівну напрузі на 
джерелах, що дозволяє зневажити впливом порогової напруги, отже, 
напруга на затворах МДНП-ключів вважається рівній повній величині 
підведеної  імпульсної напруги джерела живлення. 
n-розрядна ячейка n-розрядна ячейка 
 φ 1 
VT10 
φ 2 
   VT6 
  VT7 
VT8 
VT5 Uскид 
VT3  
 VT2 s 
Rос 
VT1 
 
 VT4 VT9 
-  
 
+ 
2R 2R  
Uвих 
R  R 
 
  U  
 
Перетв. 
рівня 
напруги 
(ПРН) 
Uп1 
 
 
Фазовий 
Uп2 ПРН 
ГТІ селектор 
ПРН 
UT 
    ПРН 
Рис. 1.8. Образно-знакова модель перемножувача гібридних сигналів 
 
Швидкий розряд ємностей затворів других МДНП-ключів VT4 
забезпечується високим рівнем напруги на затворах транзисторів скидання 
VT5, а перших МДНП-ключів VT9, завдяки високому потенціалу вузла«C».  
Застосовуючи  «форсування» за допомогою варакторів, вдається 
одержати не тільки високу швидкодію, але і низьку потужність розсіювання.  
 
 
1.4 Аналіз основних якісних показників перемножувачів 
 
Проблемною задачею  є вимоги одночасного забезпечення: 
– високої точності; 
– високої швидкості обробки операції множення багаторозрядних 
операндів;  
– малої складності апаратури; 
– високої надійності; 
– малою вагою і габаритами; 
– малою потужністю споживання; 
– низькою вартістю. 
Враховуючи, що потрібність в обчислювачах перемноження 
багаторозрядних співмножників висока, тому проведено дослідження 
існуючих обчислювачів.  
За результатами  аналізу створена реляційна модель (табл. 1.1) 
сучасних типів аналогових, цифрових та комбінованих обчислювачів 
перемноження, що реалізовані традиційними методами. 
 
 
 
 
 
 
 
 
 
 
 
 
 
Табл.1.1. 
Якісна оцінка існуючих моделей обчислювачів перемноження 
інформації та напрямки вдосконалення 
Узагальнені 
Тип моделі математичні    Напрямок 
 
№ обчислювачів модели при вдосконалення 
Недоліки Похибки 
 перемноженн реалізації обчислювачів 
  
я  обчислювачів перемноження 
перемноження 
Застосовуються 
 лише при   
 
 Логарифмиче вхідних Шляхом  
У=antilg(lgХ1+l 0,25% 
1 ские   сигналах ускладнення 
gХ2)  
 однаковою схеми 
полярності 
 
Продовження табл. 1.1. 
Узагальнені 
математичні  
Тип моделі   Напрямок 
модели при  
№ обчислювачів вдосконалення 
реалізації Недоліки Похибки 
 перемноженн обчислювачів 
обчислювачів   
я  перемноження 
перемноженн
я 
 
 Коливальний 
Схеми 
    характер кривої 
У=0,25а обчислювача 
2 0,1% похибки залежить 
2 Параболічні   [(Х1+Х2) - перемноженн
 від методу 
я складні 
- (Х1 - Х2)
2]  апроксимації. 
 
Великий 
об’єм  
апаратурних  Для зменшення V 
цифрові витрат ПЗП   використовувати 
  
табличні V=n(2n  
-1), 
3 У      (х  ∙ х ) 2-2n  напівадитивний 
1 2
класичні  n-число таблично-логічний 
розрядів метод. 
співмножникі
в 
При цьому 
 V= (n/m 
 Таблично - )(2n/m апаратурні Варіювання 
-1), де   2-n (1- 
витрати енерго-часовими  
4 алгоритмічні m − число  2n/m)2  
мінімум в 2 показниками 
матриць  
рази менше, 
ніж у 
табличного 
методу 
Uвих(t)=K(t)Uоп 
При деякому Введення 
{F(t)}, 
значенні високошвидкісни
Комбіновані де К(t) − 
сигналу між х каскадів 
на основі: коефіцієнт 
рівнями 0 і 1 управления 
К572ПА1 передачі 
струм Абсолютн транзисторними 
К572ПА2 (функція 
споживання а  похибка перемикачами з 
 К1118ПА1А коду); 
максимальний ±30…20  використанням 
5 К1118ПА2А Uоп  – 
 і може в квантов властивостей  
AD7520 амплітуда 
AD7545 кілька разів             бутстрепной 
опорної 
H1562 перевищувати ємності 
напруги; 
 параметр,  
 F(t) – функція 
який  
зміни опорної 
допускається.  
напруги. 
 
1.5 Класифікація перемножувачів сигналів 
 
Класифікація дозволяє систематизувати об'єкти, полегшує їх вивчення, 
упорядковує термінологію і може привести до важливих наукових 
узагальнень. Наприклад, класифікація хімічних елементів привела Д.І. 
Менделєева до відкриття періодичного закону [5]. Класифікація сприяє руху 
науки і техніки із ступеня евристичного накопичення знань на рівень 
теоретичного  синтезу і системного підходу. Тому розробка методів 
класифікації стає, не тільки науковою, але і економічно важливою задачею.  
Звичайно класифікації будуються із застосуванням дедукції (в 
систематизації знань в конкретній області) і індукції (обробці фактичного 
матеріалу і оформленні його у вигляді таблиць). В роботі пропонується 
класифікаційна схема(на рис. 1.8) та класифікаційна таблиця 1, яка  
побудована із застосуванням обох підходів. Для цього на основі чинника і 
кластерного методів аналізу використовувалися сучасні вітчизняні і 
зарубіжні морфоструктури пристроїв перемножування сигналів, які детально 
описані в роботах [1-13] Алексенко А.Г., Анисимова А.В., Артамонова А. б., 
Бахтиарова Г.Д., Багданскіса Е.-А. До., Гутникова В.С., Драгана Б.В., 
Коломбета Е.А, Кажукаускаса Й.М., Кучинскаса И.Д., Лебедєва А.Н, 
Лебедєва О.Н., Леги Ю.Г., Лукашенко В.М., Лукашенко А.Г., Малинина В.В., 
Марцинкявічюса А.-Й. До., Смирнова Н.А., Смолова В.Б., Стародуба Г.И., 
Тімонтєєва В. Н., Угрюмова Е.П. і багатьох інших авторів. 
Класифікаційна таблиця ознак перемножувачів представлена в 
зручній і компактній формі. Вона дозволяє оцінити як в числовому, так і 
аналітичному параметри погрішності і їх причинний взаємозв'язок. На 
завершальному етапі класифікації пропонується формування напрямів 
подальшого вдосконалення вже в більш вузькій параметричній області 
морфоструктур перемножувачів, що скорочує час на проектування 
пристрою перемножування і цим знижує собівартість приладів і систем. 
 ВИДИ ПЕРЕМНОЖУВАЧІВ СИГНАЛІВ 
 
 
 
 механічні електричні електромеханічні 
 
 методи формування аХ1Х2 засоби формування аХ1Х2 
 
 
 
 прямий непрямий цифрові аналогові гибридні 
 
 
 функціональні перетворення 
 розімкнений замкнени
 й 
 логарифмічні-
 часоімпульсний антилогарифмічні 
 
 
 параболічні 
 частотно-імпульсні на ефекті Холла 
 
 синусоїдальні 
каскадного типу 
 амплітудно-імпульсні 
 
 квадратичні 
 широтно-імпульсні мостового 
 типу 
 тип  
 амплітудні широтно- ланцюга інерційні 
 імпульсні 
 пасивні 
 безінерційні 
Гільберта 
 
 активні 
 табличні 
зі змінною крутизною 
 
 
 
на основі керуючих опорів алгоритмічні 
 
 
 
компенсаційний таблично-
 
алгоритмічні 
 
  
 Рис. 1.8 – Класифікаційна схема перемножувачів сигналів 
 Х1 , Х2 – значення першого, другого співмножників відповідно;  а – 
 
позитивна або негативна постійна величина. 
 
 
 
 
Висновок до розділу 1 
 
В першому розділі проведено аналіз існуючих перемножувачів: 
аналогових, цифрових, гібридних. Виявлено їх переваги та недоліки, а саме: 
− аналогові перемножувачі мають високу швидкодію, але низьку 
точність; 
− цифрові перемножувачі навпаки, мають високу точність, але падає 
точність при підвищенні розрядності; 
− гібридні дозволяють вирішити компроміс між точністю та 
швидкодією. 
За результами дослідження стану перемножувачів на базі існуючих 
інтегральних мікросхем серійного випуску, джерел вітчизняної та 
зарубіжної літератури та патентів на винахід визначена кортежна 
мультиплікативно-адитивна модель перемножувача багаторозрядних 
двійкових операндів, але її дослідження виконано не в повній мірі.  
Тому в розділі 3  поставлено задача додаткового дослідження 
основних характеристик визначеної моделі. Враховуючи, що моделі 
перемножувачів використовують операцію додавання, в розділі 2 
розглядається стан існуючих інтегральних схем, що виконують операцію 
додавання. При цьому ставиться завдання провести дослідження основних 
характеристик існуючих ІС суматорів та визначити найкращу модель. 
 
РОЗДІЛ 2 
ДОСЛІДЖЕННЯ ІСНУЮЧИХ ІНТЕГРАЛЬНИХ СХЕМ ЦИФРОВИХ 
СУМАТОРІВ ДВІЙКОВИХ ОПЕРАНДІВ. ВИЗНАЧЕННЯ 
НАЙКРАЩОЇ МОДЕЛІ 
 
Суматор - пристрій, що перетворює інформаційні сигнали (аналогові або 
цифрові) на сигнал, еквівалентний сумі цих сигналів. 
 
Залежно від форми подання інформації розрізняють суматори 
− аналогові 
− цифрові 
 
 
 
2.1 Основна математична модель аналогових суматорів 
 
Аналоговий суматор - пристрій, що виконує операцію виду: 
де x - Деякі вхідні аналогові величини, y - дійсні числа, вагові коефіцієнти, 
z - Вихідна аналогова величина, результат підсумовування. Найчастіше 
аналогові суматори використовують у електронної техніці. 
 
Схема найпростішого аналогового суматора на операційному підсилювачі 
наведено на рис. 2.1. 
 
Рис. 2.1. Аналоговий суматор, що інвертує, на операційному підсилювачі. 
 
В якості величин, що суммуються, виступають вхідні напруги U1 ... Un, як 
результат - вихідна напруга схеми UВИХ. 
 
Принцип дії 
 
Вважаючи, що операційний підсилювач є ідеальним (з нескінченним 
коефіцієнтом підсилення та нульовими вхідними струмами), з першого 
правила Кірхгофа отримуємо, що струм через резистор RОС дорівнює сумі 
струмів через резистори R1 … Rn: Так як потенціал інвертуючого входу ОУ 
в ідеальному випадку дорівнює 0 через дії негативного зворотного зв'язку 
(практично дуже близький до 0, т.з. «віртуальна земля»), і, виражаючи 
струми через напруги та опори резисторів, приходимо до співвідношення: 
 
 
операція підсумовування з негативними ваговими коефіцієнтами над 
вхідною напругою наведена на рис. 1, яка виконує наступну математичну 
модель:  
 
 
 
У випадку, якщо схема є інвертуючим суматором з усіма ваговими 
коефіцієнтами рівними 1, якщо ж опори резисторів мають різні значення, 
виходить зважуючий суматор, причому вагові коефіцієнти для кожної 
вхідної змінної рівні 
 
 
 
Наприклад, мікшер електроакустичних сигналів є суматором з вручну або 
автоматично керованими ваговими коефіцієнтами підсумовування. 
Приклад аналогового суматору фірми Neve 8816 наведено на рис. 2.2  
 
 
Рис. 2.2. Аналоговий суматор фірми Neve 8816 
 
 
 
 
 
2.2 Основна математична модель цифрових суматорів 
 
Цифровий пристрій додавання(цифровий суматор) - логічний 
операційний вузол, що виконує арифметичне додавання кодів двох чисел. 
При арифметичному додаванні виконуються й інші додаткові операції: 
облік знаків чисел, вирівнювання порядків доданків тощо.  
У спеціалізованих комп’ютерних системах зазначені операції 
виконуються в арифметично-логічних пристроях (АЛП) або процесорних 
елементах, ядром яких є суматори. 
Найпростішим двійковим підсумовуючим елементом є 
чвертьсуматор. Походження назви цього елемента випливає з того, що він 
має вдвічі менше виходів і вдвічі менше рядків у таблиці істинності 
порівняно з повним одноразрядним дворазовим суматором.  
Найбільш відомі для даної схеми назви: елемент "сума за модулем 2" 
та елемент "що виключає АБО". 
  Даний тип суматора має два входи а та b для двох доданків та один 
вихід S для суми. Роботу його відображає відповідне рівняння, що наведено 
нижче: 
 
 (1) 
 
Реалізуємо чвертьсуматор в базисах І-НЕ, АБО-НЕ та з 
використанням тільки одного інвертора, для чого перетворюємо рівняння 
(1): 
(2) 
 
 
(3) 
 
 
(4) 
 
 
 
Напівсуматор має два входи a і b для двох доданків і два виходи: S - 
сума, P - перенесення. Позначенням напівсуматора є літери HS (half sum - 
напівсума). Роботу його відображає відповідне рівняння, що має вигляд: 
 
 
(5) 
 
 
З рівнянь (5) випливає, що для реалізації напівсуматора потрібно один 
елемент "Виключний АБО" і один двовходовий вентиль І. 
Повний однорозрядний двійковий суматор має три входи: a, b — для 
двох доданків і p — для перенесення з попереднього (молодшого) розряду і 
два виходи: S — сума, P — перенесення до наступного (старшого) розряду. 
Позначенням повного двійкового суматора є літери SM.  
Рівняння, що описують роботу повного двійкового суматора, 
представлені у досконалій диз'юнктивній нормальній формі (ДДНФ), мають 
вигляд: 
 
 
(6) 
 
 
Рівняння для перенесення може бути мінімізовано: 
 
P = ab + ap + bp.         (7) 
 
При практичному проектуванні суматора рівняння (6) і (7) можуть 
бути перетворені до виду, зручного для реалізації на заданих логічних 
елементах з деякими обмеженнями (за кількістю логічних входів та ін) і 
задовольняє вимогам щодо швидкодії, що пред'являються до суматора. 
Наприклад, перетворимо рівняння (6) наступним чином: 
 
(8) 
 
  
 
Із виразу (8) для S також слідує: 
 
S = a  b  p.          (9) 
  
 
Приклади використання формул(1-9) наведені нижче. 
 
На рис. 2.3 зоображена образно-знакова модель додавання в двійково-
десятковому коді 
 
 
 
а9 а8 а7 а6 а5 а4 а3 а2 а1 а0 b9b8b7 b6 b5 b4 b3 b2 b1 b0 
  
Додавання в двійково-десятковому коді 
 
  s9  s8 s7  s6  s5 s4  s3 s2  s1 s0 
 
 
 
Рис. 2.3.  Образно-знакова модель додавання  
в двійково-десятковому коді 
 
За загальним правилом складання двійково-десяткових чисел до 
тетрад числа з великим модулем додаються додаткові до числа 910 = 10012 
коди тетрад іншого числа 
. Оскільки максимальне значення чисел на входах та виході 
арифметичного пристрою обмежено величиною 199, у суматорі достатньо 
2,25 декад.  
 
На рис. 2.4 представлена функціональна схема суматора двійково-
десяткових чисел. 
 
 
 
 
 
 
Рис. 2.4. Функціональна схема суматора двійково-десяткових чисел 
 
На рис. 2.4 зображено схему однієї декади суматора двійково-
десяткових чисел, виконаного на інтегральних 4-розрядних двійкових 
суматорах DD1 та DD3 та компараторі DD2. Операцію додавання виконує 
суматор DD1. При сумі більшої чи рівної десяти на виході мікросхеми DD2, 
що є схемою порівняння двійкових чисел, формується сигнал перенесення 
Р10. На другий вхід (B0 ... B3) мікросхеми DD2 подається двійковий 
еквівалент числа 9 (1001). Суматор DD3 здійснює десяткову корекцію 
результату підсумовування. За відсутності сигналу перенесення на виході 
мікросхеми DD3 повторюється код числа, який був на виході DD1, оскільки 
на входи подані лог. 0. За наявності сигналу перенесення Р10 = 1 на входах 
В1 и В2 встановлюється лог. 1, що відповідає коду 6. 
Для проектування суматора використовується CD4000B серія МІС, 
огляд основної елементної бази якої наведено в додатку А. 
Ці мікросхеми відрізняються дуже малим споживанням струму в 
статичному режимі — 0,1... 100 мкА, високою надійністю та стійкістю до 
перешкод. 
Відмінною особливістю мікросхем серії CD4000B є наявність 
буферних елементів не тільки на виходах складних елементів, а і на входах 
та виходах всіх мікросхем незалежно від їх складності. 
Крім того, мікросхеми CD4000B захищені від перевантажень як по 
входу, так і по виходу (у вихідні ланцюги додані струмообмежувальні 
резистори), але деякі з елементів даної серії мають менший допустимий 
діапазон напруги живлення. 
Стандартні статичні характеристики навантаження мікросхем серії 
CD4000B наступні. За лог. 0 на виході та вихідній напрузі 0,4; 0,5; 1,5 У 
вихідний струм, що втікає, не менше 0,44; 1,1; 3 мА при напрузі живлення 
5,10,15 відповідно. Ті ж норми існують і для струмів, що випливають, в стані 
лог. 1 при вихідній напрузі 4,6; 9,5; 13,5 відповідно.  
Крім того, гарантується, що при напрузі живлення 5 В, вихідній 
напрузі 2,5 В вихідний струм, що витікає при лог. 1 становитиме не менше 
1,36 мА. 
Реально вихідні струми мікросхем серії CD4000B значно більші. За 
лог. 0 на виході та вихідній напрузі 0,5 В вихідний струм становить 
приблизно 3...5, 5...10, 6...15мА при напрузі живлення 5, 10, 15 відповідно. 
Аналогічно струм, що витікає в стані лог. 1 при вихідній напрузі, на 0,5 
меншою, ніж напруга живлення, становить при тих же напругах живлення 
приблизно 1,2... 1,5; 2...3; 3...4 мА. 
При напрузі на виході 1 У стані лог. 0 вихідний струм, що втікає, 
становить 6...10,10...20,12...25 мА при зазначених вище напругах живлення, 
при напрузі, на 1 В меншому напруги живлення, в стані лог. 1 витікає струм 
2...3, 4...5,5...7 мА відповідно. 
Струм короткого замикання при напрузі 5 становить близько 10 мА в 
стані лог. 0 і близько 6 мА у стані лог. 1 що дозволяє підключати практично 
будь-які світлодіоди до виходів мікросхем цієї серії без обмежувальних 
резисторів. При напрузі живлення 10 або 15 В струм короткого замикання 
може досягати 20 ... 60 мА, тому включення обмежувальних резисторів 
необхідно.  
Серії мікросхем на КМОНП-структурах, зокрема серія CD4000, мають 
на частоті 1 МГц динамічну потужність споживання 20мВт/ЛЕ, а їх статична 
потужність споживання вимірюється одиницями мікроват. Сімейство 
швидкодіючих КМОНП-схем відрізняється від своїх попередників 
відповідно у 5 та 10 разів збільшеною швидкодією. Напруга U0 = 0В (вхід 
схеми “0”) підводиться до виводу 7 і UП=+10B   (вхід схеми Uп) – к виводу 
14. 
Час затримки tздр=150 нс.  
Швидкодію арифметичного пристрою слід оцінювати за 
максимальною частотою тактових імпульсів, що надходять на вхід, що 
синхронізує. Максимальна частота тактових імпульсів – це максимально 
допустима частота імпульсів, що подаються в дискретний пристрій, що не 
призводять до порушення його роботи. Загалом для розрахунку 
максимальної тактової частоти необхідно визначити мінімальні тривалості 
тактового імпульсу та паузи між тактовими імпульсами. Тоді частоту fmax 
можна визначити за формулою:  
 
1 1
f = =
max
t + t t
и min n min оп . 
 
Тривалість такту для синхронних схем дискретного пристрою 
визначається з швидкодії використовуваного тригера. Тривалість паузи між 
тактовими імпульсами визначається часом перехідного процесу в 
дискретному пристрої та оцінюється максимальною довжиною 
функціонального ланцюга:  
 
tп = n  t з max  ,  
 
де t з max  –  максимальна затримка сигналу на одному елементі;  
n    –  число рівнів функціонального ланцюга (глибина КСх); 
Обчислюємо максимальну тактову частоту дискретного пристрою: 
 
 tиmin = 4 2 = 8 нс
 tnmin = (4+12) 2 = 32 нс
1 109
 fmax = = = 25 МГц
tиmin + tnmin 8+32
 
 
 
 
 
 
 
 
 
 
 
2.3 Класифікація пристроїв додавання 
 
Цифрові суматори класифікують за різними ознаками. 
Залежно від системи числення розрізняють: 
− двійкові; 
− двійково-десяткові (загалом двійково-кодовані); 
− десяткові; 
− інші (наприклад, амплітудні). 
За кількістю одночасно оброблюваних розрядів чисел, що складаються: 
− однорозрядні, 
− багаторозрядні. 
За кількістю входів та виходів однорозрядних двійкових суматорів: 
− чвертьсуматори (елементи “сума за модулем 2”; елементи “що 
виключає АБО”), що характеризуються наявністю двох входів, на які 
подаються два однорозрядні числа, і одним виходом, на якому 
реалізується їх арифметична сума; 
− напівсуматори, що характеризуються наявністю двох входів, на які 
подаються однойменні розряди двох чисел, і двох виходів: на одному 
реалізується арифметична сума в даному розряді, а на іншому - 
перенесення до наступного (старший розряд); 
− повні однорозрядні двійкові суматори, що характеризуються 
наявністю трьох входів, на які подаються однойменні розряди двох 
чисел, що складаються, і перенесення з попереднього (молодшого) 
розряду, і двома виходами: на одному реалізується арифметична сума 
в даному розряді, а на іншому — перенесення в наступний (більше 
старший розряд). 
За способом представлення та обробки чисел, що складаються, 
багаторозрядні суматори поділяються на: 
− послідовні, в яких обробка чисел ведеться по черзі, розряд за розрядом 
на тому самому обладнанні; 
− паралельні, в яких доданки складаються одночасно за всіма 
розрядами, і для кожного розряду є своє обладнання. 
Паралельний суматор у найпростішому випадку є n однорозрядних 
суматорів, послідовно (від молодших розрядів до старших) з'єднаних 
ланцюгами переносу. Однак така схема суматора характеризується 
порівняно невисокою швидкодією, так як формування сигналів суми і 
перенесення в кожному i-му розряді проводиться лише після того, як 
надійде сигнал перенесення з (i-1)-го розряду. Таким чином, швидкодія 
суматора визначається часом поширення сигналу з ланцюга перенесення. 
Зменшення цього часу - основне завдання при побудові паралельних 
суматорів. Для зменшення часу поширення сигналу перенесення 
застосовують: конструктивні рішення, коли використовують у ланцюзі 
перенесення найбільш швидкодіючі елементи; ретельно виконують монтаж 
без довгих провідників та паразитних ємнісних складових навантаження та 
(найчастіше) структурні методи прискорення проходження сигналу 
переносу. 
За способом організації міжрозрядних переносів паралельні суматори, що 
реалізують структурні методи, поділяють на суматори: 
− з послідовним перенесенням; 
− з паралельним перенесенням; 
− із груповою структурою; 
− із спеціальною організацією ланцюгів перенесення. 
− Три перші структури будуть детально розглянуті у наступних статтях. 
Серед суматорів із спеціальною організацією ланцюгів перенесення можна 
зазначити: 
− суматори з наскрізним переносом, у яких між входом та виходом 
перенесення однорозрядного суматора виявляється найменша 
кількість логічних рівнів [1]; 
− суматори із двопровідною передачею сигналів перенесення [1, 2]; 
− суматори з умовним перенесенням (варіант суматора з груповою 
структурою, що дозволяє зменшити час підсумовування у 2 рази зі 
збільшенням обладнання у 1,5 раза) [3]; 
− асинхронні суматори, що виробляють ознаку завершення операції 
підсумовування, при цьому середній час підсумовування 
зменшується, оскільки воно суттєво менше максимального. 
Суматори, які мають постійний час, що відводиться для підсумовування, 
незалежне від значень доданків, називають синхронними. 
За способом виконання операції складання та можливості збереження 
результату додавання можна виділити три основні види суматорів: 
− комбінаційний, що виконує мікрооперацію "S = A плюс B", в якому 
результат видається в міру його утворення (це комбінаційна схема в 
загальноприйнятому значенні слова); 
− суматор із збереженням результату "S = A плюс B"; 
− накопичувальний, виконує мікрооперацію "S = S плюс B". 
Останні дві структури будуються або на рахункових тригерах (зараз мало 
використовують), або за структурою “комбінаційний суматор – регістр 
зберігання” (зараз найбільш уживана схема). 
 
 
 
 
 
 
 
2.4 Реляційна модель серійно випускових пристроїв додавання 
 
Підвищення ефективності роботи комп’ютерно-інтегрованих систем 
управлення тісно пов’язано з постійно зростаючою складністю задач 
функціонування сучасних автономних систем керування і визначаються 
параметрами сучасних компонентів мікропроцесорній елементній базі.  
Одним з головних компонентів комп’ютерно-інтегрованих систем 
управлення являються арифметичні пристрої: перемножувачі та суматори, 
характеристики яких впливають на ефективність широкого класу засобів 
обчислювальної техніки та забезпечують в цілому високі економічні та 
технічні характеристики якості їх роботи. Від них в значній мірі залежить 
швидкодія системи, особливо для високоточних співпроцесорів через 
залежність часу відпрацювання операції додавання від розрядності 
інформації.  
Тому, враховуючи складну економічну ситуацію в Україні, досить 
актуально стоять задача використовувати існуючі найкращі компоненти 
комп’ютерно-інтегрованих систем на мікропроцесорній елементній базі, 
особливо співпроцесорів, що виконують операції додавання в реальному 
часі.  
Метою дослідження є визначення існуючих найкращих сучасних 
інтегрованих суматорів серійного випуску. Для досягнення поставленої 
мети вирішуються такі задачі: 
−  створити реляційну модель даних за основними технічними 
параметрами існуючих суматорів;  
−  визначити метод швидкого аналізу існуючих суматорів інтегрального 
виконання.  
 
 
 
Найважливішими параметрами суматорів є: 
− розрядність; 
− статичні параметри: Uвх, Uвх, Iвх і таке інше, тобто звичайні 
параметри інтегральних схем; 
− динамічні параметри.  
Суматори характеризуються чотирма затримками розповсюдження: 
− від подачі вхідного перенесення до встановлення всіх виходів суми 
при постійному рівні на всіх входах доданків; 
− від одночасної подачі всіх доданків до встановлення всіх виходів суми 
при постійному рівні на вході перенесення; 
− від подачі вхідного перенесення до встановлення вихідного 
перенесення при постійному рівні на входах доданків; 
− від подачі всіх доданків до встановлення вихідного перенесення при 
постійному рівні на входах доданків. 
 
Основні характеристики інтегральних мікросхем додавання наведені в табл. 
2.1. 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
Таблиця 2.1 
Реляційна модель даних серійно випускових пристроїв 
додавання  
Тип МІС 74S2 CD40 748 74F HD74H 74LS CD74AC 74LS2
83 08  3 83 C83 83 283 83 
№ 1 2 3 4 5 6 7 8 
Призначе 4-Bit 4-Bit 4- 4-bit 4-Bit 4-Bit 4-Bit 4-Bit 
ння Binar Full bit Add Binary Binar Binary Binary 
y Adder Full er Full y Full Full 
Full Add Adder Adde Adder Adder 
Adde er (with r with With Fast With 
r Fast Fast Carry Fast 
With Carry) Carry Carry 
Fast 
Carry 
supply 4.75 2 to 6 4.75 4.5 2 to 6 4.75 4.5 to 5.5 4.75 to 
voltage(V to to to to 5.25 
) 5.25 5.25 5.5 5.25 
Р, (mW) 498 300 116 303 300 178 275 346 
 
HIGH 2 3.15 2 2 3.15 2 2.1 2 
Level 
Input 
Voltage(
V) 
LOW 0.8 1.35 0.8 0.8 1.35 0.8 0.9 0.8 
Level 
Input 
Voltage(
V) 
HIGH -1 - -0.4 -1 - -0.4 - -0.8 
Level 
Output 
Current(
mA) 
LOW 20 - 16 20 - 8 - 16 
Level 
Output 
Current(
mA) 
  
Продовження табл.2.1 
Тип МІС 74S2 CD40 74 74F HD74H 74LS CD74AC 74LS2
83 08  83 83 C83 83 283 83 
№ 1 2 3 4 5 6 7 8 
Free Air 0 to -40 to 0 0 to -40 to 85 0 to -40 to 85 0 to 70 
Operating 70 125 to 70 70 
Temperatur 70 
e(°C) 
=Tmax- 70 165 70 70 125 70 125 70 
Tmin, (K) 
HIGH Level 3.4 3.7 3.4 3.4 4.4 3.4 3.8 3.6 
Output 
Voltage(V) 
LOW Level 0.5 0.4 0.2 0.35 0.1 0.35 0.44 0.2 
Output 
Voltage(V) 
HIGH Level 50 - 40 20 - 40 - 40 
Input 
Current(µA
) 
LOW Level -2 - - -1.2 - -0.8 - -1.6 
Input 1.6 
Current(mA
) 
Supply 95 50 22 55 50 34 50 66 
Current(mA
) 
Delay 18 23 22 10.5 30 30 16.5 21 
Time(nS) 
 
Враховуючи, що візуалізація інформації підвищує швидкість аналізу 
відповідних показників інтегральних мікросхем, тому нижче неведено 
відповідні гістограми.  
 
 
На рис. 2.5 побудована гістограма залежності часу затримки обробки 
нформації інтегральними мікросхемами 
 
35,00
30,00
25,00
20,00
15,00
10,00
5,00
0,00 №
1 2 3 4 5 6 7 8
Рис. 2.5. Гістограма залежності часу затримки для інтегральних 
мікросхем 
Примітка: цифри, що представлені на рис. 2.5 відповідають табл. 2.1
1. 74S283 2. 74HC283 3. 7483 4. 74F83
5. HD74HC83 6. 74LS83 7. CD74AC283 8. 74LS283
 
 
Аналіз рис. 2.5 показує, що мікросхема №4 74F83, має найкращі показники 
часу(t) затримки обробки інформації. Найгірші показники - мають 
мікросхеми №5 HD74HC83 та №6 76LS83 
t, nS
На рис. 2.6 побудована гістограма залежності часу затримки обробки 
нформації інтегральними мікросхемами 
200,00
180,00
160,00
140,00
120,00
100,00
80,00
60,00
40,00
20,00
0,00 №
1 2 3 4 5 6 7 8
Рис. 2.6. Гістограма залежності температурного діапазону для 
інтегральних мікросхем 
Примітка: цифри, що представлені на рис. 2.6 відповідають табл. 2.1
1. 74S283 2. 74HC283 3. 7483 4. 74F83
5. HD74HC83 6. 74LS83 7. CD74AC283 8. 74LS283
 
 
Аналіз рис. 2.6 показує, що мікросхеми №1, №3, №4, №6 та №8 мають 
однаково задовільні показники температурного діапазону роботи(D). 
Найгірший показник має мікросхема №1 74S283 
D=Tmax-Tmin, 
K
На рис. 2.7 побудована гістограма залежності часу затримки обробки 
нформації інтегральними мікросхемами 
100
90
80
70
60
50
40
30
20
10
0 №
1 2 3 4 5 6 7 8
Рис. 2.7. Гістограма залежності струму живлення для 
інтегральних мікросхем 
Примітка: цифри, що представлені на рис. 2.7 відповідають табл. 2.1
1. 74S283 2. 74HC283 3. 7483 4. 74F83
5. HD74HC83 6. 74LS83 7. CD74AC283 8. 74LS283  
 
Аналіз рис. 2.7 показує, що мікросхема №3 74HC283, має найкращі 
показники струму живлення(І). Найгірші показники – має мікросхема №1 
74S283 
I, mA
На рис. 2.8 побудована гістограма залежності часу затримки обробки 
інформації інтегральними мікросхемами 
600,00
500,00
400,00
300,00
200,00
100,00
0,00 №
1 2 3 4 5 6 7 8
Рис. 2.8. Гістограма залежності потужності споживання для 
інтегральних мікросхем 
Примітка: цифри, що представлені на рис. 2.8 відповідають табл. 2.1
1. 74S283 2. 74HC283 3. 7483 4. 74F83
5. HD74HC83 6. 74LS83 7. CD74AC283 8. 74LS283  
 
Аналіз рис. 2.8 показує, що мікросхема №3 74HC283, має найкращі 
показники потужності споживання(P). Найгірші показники – має 
мікросхема №1 74S283 
P, mW
 
 
Зростаючі вимоги до точності, швидкості процесів обчислювання 
даних у комп’ютерно-інтегрованих системах управління змушують 
імплементувати  зовнішні математичні співпроцесори, які виконують 
арифметичні операції (множення, додавання та інші) на базі малорозрядних 
існуючих серійно випускових інтегрованих компонентів (наприклад 
суматорів), тобто реалізовані апаратурним методом, а не програмним, що 
забезпечують високу швидкодію. Оскільки отримання прецизійних 
результатів здійснюється за допомогою синтезування малорозрядних 
суматорів, тому для аналізу евристично організована множина існуючих 
серійно випускових суматорів. На підставі цієї множини створені схеми 
відношення структурованих за відповідними основними технічними 
параметрами (напруга та струм споживання, час затримки, температурний 
діапазон, потужність споживання) типів ІС суматорів і побудовані  
відповідні гістограми. Візуалізація відповідних гістограм забезпечило 
підвищення швидкості прийому інформації на три, чотири порядку при 
визначені кращих ІС суматорів для побудови спеціалізованих високоточних 
співпроцесорів операції додавання. 
Отже, відповідно до реляційної моделі даних, завдяки візуалізації 
було визначено, що по сукупності характеристик, а саме: часу затримки, 
температурному діапазону, струму живлення і потужності споживання, 
найкращими є 7483 та 74F83, 4-бітові двійкові повні суматори. Враховуючи, 
що в різних ситуаціях може бути потрібно як вища швидкодія, так і менша 
потужність споживання, є можливість варіювати параметри схем за рахунок 
використання того чи іншого суматора. 
 
 
 
Висновок до розділу 2 
 
В другому розділі було проведено дослідження існуючих 
інтегральних схем цифрових суматорів двійкових операндів 
Для аналізу евристично організована множина існуючих серійно 
випускових суматорів. На підставі цієї множини створена реляційна модель 
серійно випускових інтегральних схем суматорів, а саме - схеми відношення 
структурованих за відповідними основними технічними параметрами 
(напруга та струм споживання, час затримки, температурний діапазон, 
потужність споживання) типів ІС суматорів і побудовані  відповідні 
гістограми. 
Запропонована швидкодіюча методика визначення найкращого 
суматора, яка характеризується високою швидкодією через візуалізацію 
параметрів.  
Визначена модель суматора з найкращими параметрами, що 
впливають на ефективність роботи спеціалізованих комп’ютерних систем. 
РОЗДІЛ 3 
ДОСЛІДЖЕННЯ КОРТЕЖНОЇ МУЛЬТИПЛІКАТИВНО-
АДИТИВНОЇ МОДЕЛІ МНОЖНИКА БАГАТОРОЗРЯДНИХ 
ДВІЙКОВИХ ОПЕРАНДІВ 
 
3.1 Образно-знакова модель перемножувача двійкових кодів 
Одним з основних та широко розповсюджених компонентів 
обчислювальних засобів КІС управління є апаратні пристрої для множення 
багаторозрядних двійкових чисел, аналіз їх моделей приведений в розділу1. 
Враховуючи, що для СКС проблемною задачею є побудова прецизійних 
співпроцесорів для перемноження багаторозрядних двійкових чисел з 
високою надійністю, малими апаратурними витратами, малою потужністю 
споживання й високою швидкодією, в роботі запропоновані кортежний 
мультиплікативно-адитивний метод і модель співпроцесора перемноження 
багаторозрядних двійкових чисел, що дозволяють вирішити цю проблемну 
задачу [18]. 
Суть кортежного мультиплікативно-адитивного методу визначається 
сукупністю прийомів по використанню принципів кортежної декомпозиції 
співмножників, формування малорозрядних кортежних матриць множення 
з порозрядною функцією кон’юнкції та відповідною організацією 
покортежного арифметичного додавання, функцій диз’юнкції, операції 
конкатенації й засобів апаратурної реалізації, заснованих на регістрах, 
комутаторах, накопичувальному суматорі, блоці ключів, елементах І, АБО, 
вузлах диференціювання та мікропрограмному автоматі для управління 
роботою у часі. Відмінною особливістю кортежного мультиплікативно-
адитивного методу множення є: 
− кортежна декомпозиція співмножників малої розрядності r ; 
2 2
− зменшення елементів кортежної матриці множення у (n r ) разів, 
2 2
оскільки n  r , що забезпечує підвищення надійності; 
− зменшення споживаної потужності, менше нагрівається ІС, це 
покращує умови експлуатації, зберігаючи інформаційну надійність; 
− можливість варіювання розрядністю кортежу співмножників, це 
дозволяє оптимізувати декомпозицію морфоструктури співпроцесора, який 
перемножує операнди двійковій системи числення. Оптимізація полягає в 
підвищенні швидкодії або за рахунок зменшення числа мікрокоманд, при 
організації процедури перемноження одночасно старших і молодших 
кортежів співмножників для отримання результату з подвійною точністю, 
або зменшити часові й апаратурні витрати за рахунок виключення 
процедури перемноження молодших кортежів співмножників, при 
забезпеченні результату перемноження дробових чисел з необхідною 
точністю; 
− введення ІЗЗ всередині кристалу з виходу накопичувального суматора 
через блок ключів на відповідні входи регістрів множеного і множника, 
зменшує число зовнішніх виводів, що забезпечує підвищення надійності 
пристрою за рахунок зменшення сумарної інтенсивності відмов зовнішніх 
контактних вузлів; 
− збільшення на 1 3 активної площини кристала за рахунок об’єднання 
всередині кристалу “входу/виходу”, створює умови для розширення 
функціональних можливостей кристала або можливість апаратного 
резервування. 
Сукупність перерахованих основних ефективних ознак сприяє 
зниженню енерго-часових та матеріальних витрат і, як наслідок, знижується 
вартість пристрою, розширюється ринок збуту. 
Алгоритмічна послідовність процедури перемноження 
багаторозрядних співмножників кортежного мультиплікативно-адитивного 
методу приведена в описі роботи оригінальної моделі співпроцесора, яка є 
засобом його апаратурної реалізації та представлена на рис. 3.1 і 3.2. 
 
Скидання 
 
3 
  
 7 8  
15 15р 
 11  
1 4р 
 1 3р 
15 
16  
12р 
  
1 1р 
 15 1 0р 
12  
16 9р 
  
кортежна  
 8р 
15 
 матриця  7р 
 
 16 6р 
 
 5р 
 15 
 4р 
 
  3р 
16 15  2р 
  
14 13 1р 
 
 15  0р 
10 НСм 
 9 
1
 5 7 
4 
 6  
2 
Вхід/ 
 
вихід Скиданн
1 я 
 
 
19 
блок 
18 
вентилів  20 МПА 
Рис. 3.1. Образно-знакова модель кортежного мультиплікативно-
адитивного помножувача багаторозрядних двійкових операндів. 
На рис. 3.2 показана функціональна схема формування одиничного 
імпульсу a (t) і затриманого – a (t +  t). 
 
 
17  І НІ 
 11 
 
14 
1 
S  Т 
  
  
R 
  
13 
 R 
1 
Скидання 10  
 
 
 
 
Рис. 3.2.  Модель формування одиночного імпульсу a (t) і 
затриманого – a (t +  t) 
 
Примітки до рис. 3.1, 3.2 представлені: 
 
1, 2 – регістри множеного і множника відповідно; 
3, 4 – комутатори кортежних розрядів множеного і множника відповідно; 
5, 6 – перший і другий управляючі входи співпроцесора відповідно;  
     7 – блок перемноження  - розрядних чисел ( - розрядність кортежів 
множеного і множника); 
    8 – комутатор частки добутків; 
    9 – накопичувальний суматор; 
10, 11 – буферні регістри; 
  12 – матриця елементів “І”; 
13 – вузли диференціювання; 
14 – елементи “І”; 
15 – елементи “АБО”  
16 – елементи затримки; 
17 – тактовий вхід;  
18 – третій управляючий вхід співпроцесора;  
19 – блок вентилів; 
20 – мікропрограмний автомат (МПА). 
 
 Для верифікації нижче наведений приклад отримання добутку 
двійкових чисел N1  та N2 , заданих 8-розрядними кодами, де кожен 
співмножник представляється у вигляді двох кортежів по чотири розряди в 
кожному. 
Припустимо загальний опис множеного N1  має вигляд 
 
 N1 = x7 x6 x5 x4 x3 x2 x1 x0 , 
  
а старший кортеж й молодший кортеж представляються відповідно у 
вигляді 
x7 x6 x5 x4 
 
x3 x2 x1 x0  ,
  
аналогічно для множника –  
 N2 = y7 y6 y5 y4 y3 y2 y1 y0 , 
  
кортежі множника представляються у вигляді 
 
y7 y6 y5 y4 
 
y3 y2 y1 y0 .
  
 
 У табл. 3.4 наведено приклад формування добутку відповідних 
кортежів для N1  та N2  у вигляді малорозрядних матриць. 
 
Припустимо N1 =10110011,  
 
 N2 =10110110,  
 
 
тобто 
 x7 =1, x6 = 0, x5 =1, x4 =1, x3 = 0, x2 = 0, x1 =1, x0 =1; 
  
y7 =1, y6 = 0, y5 =1, y4 =1, y3 = 0, y2 =1, y1 =1, y0 = 0 , 
  
а їх кортежі мають вигляд: 
I x = x7 x6 x5 x4 =1011, 
  кортежі множеного;  
II x = x3 x2 x1 x0 = 0011. 
  
I y = y7 y6 y5 y4 =1011, 

  кортежі множника.
II y = y3 y2 y1 y0 = 0110 . 
  
 
Формування добутку кортежів для N1  та N2  за чотирма 
мікрокомандами  зазначено на табл.3.1
Таблиця 3.1 
Формування добутку кортежів для N1  та N2  за чотирма мікрокомандами 
Результат добутку в розрядах з відповідними вагами 
Мікрокоманди 
214  213  212  211  210  29  28  27  26  25  24  23  22  21  20  
y x  y x  y x  
7 7 7 6 7 5 y7 x  
4            
 y x  y    
6 7 6 x6 y6 x5 y6 x4           
1 
  y x  y x    
5 7 5 6 y5 x5 y5 x4          
   y4 x  
7 y4 x  
6 y  
4 x5 y x  
4 4         
    y x  y x  y x  y x  
7 3 7 2 7 1 7 0        
     y   
6 x3 y6 x2 y6 x  y  
1 6 x0       
2 
      y5 x  y x  y x  
3 5 2 5 1 y5 x  
0      
       y4 x  y   
3 4 x2 y4 x1 y4 x  
0     
    y x  y    
3 7 3 x6 y3 x5 y3 x4        
     y x  y x  
2 7 2 6 y2 x  
5 y  
2 x4       
3 
      y1 x  y   
7 1 x6 y1 x5 y x  
1 4      
       y x  y    
0 7 0 x6 y0 x5 y0 x4     
        y x  
3 3 y3 x  
2 y3 x  
1 y  
3 x0    
         y x  y    
2 3 2 x2 y2 x1 y2 x0   
4 
          y1 x  y x  y x  
3 1 2 1 1 y1 x  
0  
           y0 x  y    
3 0 x2 y0 x1 y0 x0
діагональ l j  l j  l j  l j  l l j  l j  l j  
 
З аналізу табл. 3.1 видно, що добуток N1  та N2 , на основі кортежного 
мультиплікативно-адитивного методу може бути здійснено або послідовно 
за чотири мікрокоманди для отримання результату з подвійною точністю, 
або за три як показано в табл. 3.2. 
Дійсно, паралельне множення одночасно старшого й молодшого 
кортежів збільшує швидкодію операції. 
Крім того, за умови забезпечення заданої точності можна відкинути 
процедуру перемноження молодших кортежів, що зменшить час 
обчислення (наприклад, на одну мікрокоманду, як видно з табл. 3.2), таким 
чином, також підвищується швидкодія процесу перемноження. 
 
Таблиця 3.2 
Структуровані частки доданків кортежних добутків за розрядами 
з відповідними вагами за три мікрокоманди 
 
Розряди суматора з відповідною вагою 
№ 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 
1   1 0 1 1     0 0 0 0    
   0 0 0 0     0 0 1 1   
    1 0 1 1     0 0 1 1  
     1 0 1 1     0 0 0 0 
ЧС   1 1 1 1 0 0 1 ЧС4 0 0 1 0 0 1 0 
1 
2       0 0 1 1        
       0 0 0 0       
        0 0 1 1      
         0 0 1 1     
ЧС       0 1 0 0 0 0 1     
2 
3       0 0 0 0        
       1 0 1 1       
        1 0 1 1      
         0 0 0 0     
ЧС       1 0 0 0 0 1 0     
3 
РМ   1 1 1 1 1 1 1 0 1 0 0 0 0 1 0 
 
Примітка: 
ЧСi – частка суми за відповідною мікрокомандою; 
РМ – результат множення. 
 
  Удосконалена модель співпроцесора (рис. 3.1, 3.2) для N1  та N2  
працює наступним чином. Після обнуління регістрів 1 і 2 співмножників, 
буферних регістрів 10 і 11 блоку перемноження 7 й накопичувального 
суматора 9 коди чисел N1  та N2  записуються в регістри 1 і 2 відповідно. 
При надходженні управляючих сигналів k1 та k2  за першим 5 та другим 6 
управляючими входами в комутаторах 3 і 4 для кортежних розрядів 
формуються мікрокоманди відповідно до виразів 
 
FI = k1  k2  k1  k2 ; 
x


FII = k  k  k  k ;
y 1 2 1 2 
                        (3.1)
FI = k
y 1  k2  k1  k2 ; 


FII = k1  k2  k1  kx 2 . 
  
 
Під дією мікрокоманд  (3.1) до буферних регістрів 10 і 11 відповідно 
записуються відповідні кортежі кодів співмножників: 
 
 або     I x і Ii y ,   
i
 або     I x і II y ,   
i i
 або     II x і I ,   
i yi
 або     II x і II y .   
i i
 
Одиниці yi  надходять на перші входи елементів “І” i -го рядка 
матриці 12. Одиниці xi  за надходженням тактового імпульсу 17, 
пройшовши через елементи “І” 14, надходять на другі входи “І” i -ої 
колонки матриці 12, які знаходяться в парних рядках, і на вхід скидання i -
го розряду буферного регістра 10. При цьому, при перемиканні тригера на 
його інверсному виході з’являється імпульс, який пройшовши i -й вузол 
диференціювання 13 надходить на другі входи елементів “І” i -ої колонки 
матриці 12, які знаходяться в непарних її рядках. 
На виходах елементів “І” j -ої діагоналі матриці 12 ( j =1,, 2k −1) 
з’являється імпульс, який для перших двох елементів “І” кожної l -ої 
діагоналі матриці 12 ( l = 2,, 2k − 2) надійде на входи l -го 
елемента “АБО” 15 безпосередньо. Імпульси на виходах інших 
елементів “І” l -ої діагоналі матриці 12 надійдуть на входи l -го 
елемента “АБО” 15 через елементи затримки 16. Вихідні імпульси 
елементів “АБО” 15 надходять на інформаційні входи комутатора 8, в якому 
за управляючими сигналами k1 та k2  формуються мікрокоманди K1, K2 , 
K3  відповідно до виразів 
 
K = k  k ; 
1 1 2


 K2 = k1  k2  k1  k2 ;                        (3.2) 

K3 = k1  k 
2. 
 
Під дією мікрокоманд (3.2) результат кортежного перемноження 
записується у відповідні розряди накопичувального суматора 9. 
Після виконання всіх мікрокоманд в накопичувальному суматорі 9 
встановлюється результат перемноження співмножників N1  та N2 . 
Цей результат перемноження операндів співмножників, за введеним 
ІЗЗ з виходу накопичувального суматора 9 через блок вентилів 19, які 
відкриваються під дією управляючого імпульсу 18 з виходу “МПА” 20, 
надходить на відповідні внутрішні контактні входи регістрів 1 і 2, з’єднаних 
з контактами зовнішніх входів пристрою. 
Перерозподіл у часі процедури прийому вхідної інформації та передачі 
вихідного результату через одні й ті ж зовнішні контакти дозволило у 2 рази 
зменшити їх кількість. 
Організація у часі введення і виведення відповідної інформації з 
 “ входів/виходів ” забезпечується відповідними 
мікрокомандами “МПА” 20. 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
3.2 Дослідження конструктивної надійності моделі кортежного 
мультиплікативно-адитивного помножувача    
 
Одним з основних принципів підвищення надійності прецизійних 
обчислювальних пристроїв, які створюються у вигляді єдиної інтегральної 
мікросхеми, є зменшення зовнішніх контактних вузлів. 
До основних причин відмови мікросхем при складанні кристалів у 
корпус й установці на друковану плату є: 
недостатня механічна міцність контактів; 
погана адгезія виводів до контактних площин; 
деградація контактного опору через взаємну дифузію металів з 
утворенням інтерметалевих фаз й порожнин; 
прихований технологічний дефект. 
Нехай, інтенсивність відмов кожного контактного вузла при операціях 
термокомпресії провідника до металізованого майданчика, термокомпресії 
провідника до контактного майданчика корпусу і контактні виводи корпусу 
мікросхеми до друкованої плати, мають однакові значення та є 
рівними  =10−5 год−1
1 . 
При цьому загальна інтенсивність відмови одного контактного вузла 
дорівнює 
  заг =  +  +  =10−5 +10−5 +10−5 = 3 10−5 год−1
1 2 3 .
  
Наприклад, в прототипі прецизійного співпроцесора при паралельному 
перемножуванні операндів з розрядністю 32 біти для отримання результату 
з похибкою  −2n  (з подвійною точністю) число зовнішніх контактних 
− множника 32 ; 

вузлів становить для: − множеного 32 ;   

− суматора 64 . 
У цьому випадку загальна інтенсивність відмов зовнішніх контактних 
вузлів прототипу становить 
  заг пр =128 3 10−5 = 384 10−5 год−1 .
  
Враховуючи, що середній час безвідмовної роботи звичайної 
мікросхеми Tзв  визначається за формулою 
 Tзв = (1  заг ),                                 (3.3) 
тоді для прототипу моделі прецизійного співпроцесора з числом зовнішніх 
контактних вузлів 32 та інтенсивністю відмови  пр = 38410−5  середній час 
безвідмовної роботи Tзв пр  складає 
 Tзв пр = (1  заг пр )=1 384 10−5 = 260,4 год .
  
Аналіз отриманого значення часу роботи без відмови показав, що при 
безперервній роботі у дві зміни лазерного технологічного обладнання 
з’являються прогнозовані простої на ремонт через кожні 16 робочих днів. 
Це небажано для КІС управління, так як збільшуються часові й матеріальні 
витрати, знижується продуктивність. 
Ця проблемна задача щодо зменшення зовнішніх контактних площадок 
в розробленій моделі КМАП для множення багаторозрядних двійкових 
чисел (рис. 3.11) вирішена завдяки введенню ІЗЗ, де використовуються 
зовнішні контакти, як для введення вхідних операндів співмножників, так і 
для виведення обчисленого результату. 
Верифікація підтверджується тим, що площа кожного зовнішнього 
контакту становить майже 8090 = 7200 мкм 2  при інтенсивності 
−5
відмови  зовн =10 , а площа внутрішніх контактів 510 = 50 мкм 2  при 
−9
інтенсивності відмови  внутр =10  [4, 18, 28]. 
Таким чином, зменшення інтенсивності відмови кожного внутрішнього 
контактного вузла щодо зовнішнього становить 
  −9 −5 −4 −1
внутр  зовн =10 10 =10 год .
  
Час Tв рм  напрацювання на відмову для розробленої моделі (рис. 3.11), 
при збереженні всіх інших умов прототипу дорівнює 
 Tв рм = (1  заг рм )=1 38410−9 = 260,4 104 год .
  
Розрахунки підтверджують, що час напрацювання на відмову 
збільшується на 4 порядки. 
Підвищенню надійності в кортежній мультиплікативно-адитивній 
моделі помножувача сприяє: 
- принцип організації перемноження малорозрядними матрицями 
завдяки декомпозиції співмножників за кортежами малої розрядності; 
- багаторазове використання топології малорозрядних матриць, що 
зменшує число прихованих технологічних дефектів; 
- зменшення кількості активних елементів у кортежних 
малорозрядних матрицях, що зменшує потужність споживання, завдяки 
цьому зменшується нагрівання мікросхеми, поліпшуються умови 
експлуатації запропонованої моделі прецизійного співпроцесора; 
- поява можливості резервування завдяки тому, що розрядності 
кортежів r  співмножників становлять меншу частину багаторозрядних 
n  співмножників і, як наслідок, зменшується об’єм кортежних 
малорозрядних матриць множення, звільняється площа на кристалі під їх 
резервування або розширення функцій прецизійної моделі помножувача, що 
забезпечує конкурентоспроможність виробу. 
Враховуючи, що інтерес представляє визначення розрядності у кортежі 
при забезпеченні необхідної точності результату перемноження в 
запропонованій кортежній мультиплікативно-адитивній моделі 
помножувача для перемноження багаторозрядних співмножників, нижче 
розглядається методика визначення оптимального числа кортежів для 
відповідної розрядності співмножників. 
3.3 Методика визначення числа кортежів при проектуванні 
спеціалізованого прецизійного помножувача за заданою похибкою 
 
При проектуванні прецизійних помножувачів, апаратурно 
реалізованих кортежним мультиплікативно-адитивним методом, 
теоретичний і практичний інтерес представляє найкраще число кортежів 
для перемноження багаторозрядних співмножників. 
Це викликано тим, що основними вимогами, які пред’являються до 
спеціалізованих обчислювальних компонентів КІС управління лазерного 
технологічного обладнання, крім високої надійності, високої швидкодії, є 
малі апаратурні витрати, малі габарити, вага, низьке енергоспоживання й 
висока точність. 
Кортежна декомпозиція двійкових операндів співмножників сприяє 
забезпеченню компромісного рішення між високою швидкодією й високою 
точністю на етапі проектування мультиплікативно-адитивної моделі 
співпроцесора для множення багаторозрядних двійкових чисел. 
Наприклад, принцип організації паралельної процедури перемноження 
багаторозрядних операндів з подвійною точністю включає формування 
результату з одночасним множенням декількох кортежних малорозрядних 
матриць (табл. 3.2), що підвищує швидкодію мультиплікативно-адитивних 
моделей прецизійних співпроцесорів. 
Крім того, розроблений метод апаратурної реалізації процесу 
перемноження багаторозрядних операндів дозволяє підвищити швидкодію 
за рахунок використання принципу відкидання матриць перемножуючих 
молодші кортежі, забезпечуючи при цьому результат перемноження із 
заданою або меншою похибкою. Це особливо ефективно, при 
перемножуванні дробових багаторозрядних операндів за умови, якщо не 
потрібне отримання результату множення з подвійною точністю. Оскільки 
перелічені принципи підвищення ефективності побудови спеціалізованого 
співпроцесора пов’язані з числом кортежів, то пропонується візуалізувати 
залежність числа кортежів від трансформованих та інструментальних 
похибок. 
Відомо, що джерелом інструментальних похибок в спеціалізованому 
співпроцесорі при множенні багаторозрядних двійкових чисел є обмеження 
довжини розрядної сітки або відкидання розрядів. Величина 
інструментальної похибки залежить від кількості кортежів, що 
відкидаються, або кортежних матриць, тому ставиться задача визначити 
оптимальне значення m  числа кортежів в залежності від заданої похибки 
результату перемноження. Крім того, необхідно враховувати вплив 
первинних трансформованих похибок співмножників на точність 
результату перемноження. 
Відповідно до теорії похибок, при виконанні операції множення 
багаторозрядних двійкових операндів з розрядністю n8 в процедурі 
вирішення поставленої проблемної задачі потрібно використовувати 
числові характеристики рівномірного закону розподілу [22]: математичне 
очікування і дисперсію. 
Допустимо, розрядності операндів рівні n , тоді трансформовані та 
інструментальні похибки мають такий вигляд 
транс F(N1 )=транс F(N2 )=транс F(n) ,
                    
 інстр f (N1 )= інстр f (N2 )= інстр f (n) 
(3.4) 
відповідно. 
В результаті синтезу значень, розрахованих за відомими 
формулами [22], транс F(n) та інстр f (n), побудована й 
представлена на рис 3.3 трикоординатна знакова модель для операндів з 
розрядністю n =16 , n = 20, n = 24, n =32 . 
 
 
 
32 
 
  
 
24 
 
 
  16 
  
 
8 
 
 
 10-18 10- 10-10 10 -6 10-6 10-8 10-10 , 
14 
  
Рис. 3.3  Знакова трикоординатна модель залежностей 
трансформованої похибки, математичного очікування і дисперсії 
інструментальної похибки від розрядності операндів 
 Візуалізація моделі дозволяє швидко визначити, за заданими 
значеннями похибок інструментальної та трансформованої, необхідну 
кількість розрядів  у співмножників. Після вибору розрядності операндів 
завдяки трикоординатній знаковій моделі проводиться процедура їх 
декомпозиції за кортежами. 
 Процедура визначення оптимального числа розрядів у кортежі 
проводиться з врахуванням результатів розрахунку похибок при 
перемножуванні операндів інстр f (N2 N1) та транс F(N2 N1). 
  Відповідно до робіт В. М. Соренкова повна похибка результату 
перемноження представляється їх сумою й записується у вигляді 
  f (N2 N1)=  інстр f (N2 N1)+транс F(N2 N1) .
  
 На основі випадкового характеру появи похибок та їх взаємної 
незалежності мають місце статистичні співвідношення: 
математичне очікування записується у вигляді: 
 
М  f (N  N ) = М   f (N  N ) +М   F (N  N ) ;     (3.5) 
 2 1 інстр 2 1 транс 2 1
  
а дисперсія: 
D  f (N N ) = D 
 2 1 інстр f (N2 N1) + D транс F (N2 N1)      (3.6) 
  
  Математичне очікування та дисперсія інструментальної похибки при 
простому відкиданні розрядної сітки співпроцесора, яка відповідає 
розрядності кортежу 
 r = n m   
або при відкиданні розрядності r  з округленням, визначаються [22] за 
формулами 
М  − (n+1) −r
інстр f (N2 N1 ) = −2  (1− 2 ) ;                (3.7) 
відк
D  f (N N ) = (1 3)2−2 (n+1)  (1− 2−2r );                (3.8) 
інстр 2 1 відк окр
 М  f (N  N ) − (n
= 2 р +1+r ) ,                (3.9) 
інстр 2 1 окр
де np = (nx + ny )− r  – розрядність операндів, що перемножуються; 
  nx , n y  – розрядності співмножників; 
 r  – кількість розрядів, що відкидаються, яка відповідає розрядності 
кортежу. 
Слід зазначити, що ці формули справедливі при виконанні умови 
 (nx + ny ) − n  0 ,
  
інакше похибки принципово рівні “0” [ 22]. 
Дисперсія трансформованої похибки операції множення обумовлена 
похибками вхідних даних nx , n y , які визначаються за формулою [22] 
 ( )  −2 (n x +1) ( ) 2 −2 (n +1) 2
D транс = 2  xi 3 +  2 y  (yi ) 3 .
  
Припустимо nx = ny = n , тоді 
 ( −2 (n x +1) 2 2
D  .
транс)= 2   (xi ) + (yi )  3
  
Максимальне значення D (транс ) виходить при xi =1, yi =1. 
Поставлену вище задачу по визначенню оптимальної кількості 
малорозрядних кортежів в залежності від похибок результату 
перемноження багаторозрядних операндів пропонується вирішувати 
графоаналітичним методом. Для цього, за наведеними аналітичним 
виразами похибок з урахуванням відкидання частини розрядної сітки в 
результаті перемноження, для операндів з різною розрядністю, будується 
трикоординатна модель залежностей числа кортежів від математичного 
очікування й дисперсії інструментальної похибки. 
Наприклад, на рис.3.4 зображена знакова модель залежностей числа 
кортежів lg (m) від значень математичного очікування й дисперсії 
інструментальної похибки в результаті перемноження співмножників з 
розрядністю n =16 , n = 20, n = 24, n =32  за умови відкидання частини 
розрядної сітки пропорційній довжині кортежу. 
 
 
 
 
 
  
 
 
1,2 
 
 
 В 
 С 
0,9  
  
 
G 
 
0,6 
 
  
 
0,3  
  
 А 
Е 
 
10-13 10-9 10-5 10-5 10-7 10-9 
   
 
Рис. 3.4. Знакова трикоординатна модель залежності математичного 
очікування й дисперсії інструментальної похибки при відкиданні частини 
розрядної сітки в результаті перемноження від числа кортежів lg (m) 
 
Візуалізація залежностей (рис.3.4) дозволяє одночасно отримати 
інформацію про похибки при відкиданні частини розрядної сітки 
пропорційно довжині кортежу для відповідних розрядів співмножників. 
Основні процедури в методиці визначення числа кортежів при проектуванні 
спеціалізованого прецизійного співпроцесора множення для заданої 
точності, поряд з традиційними процедурами, включають наступну 
послідовність: 
аналізуються вимоги до заданої похибки результату операції множення; 
створюється реляційна таблиця результатів розрахунку математичного 
очікування й дисперсії інструментальної та трансформованої похибок для 
визначених довжин операндів; 
будуються залежності трансформованої похибки, математичного 
очікування й дисперсії інструментальної похибки від розрядності операндів; 
визначається розрядність співмножників, використовуючи трикоординатну 
модель (рис. 3.4) за заданими інструментальною та трансформованою 
похибками за алгоритмом № 1, наведеним нижче; 
здійснюється заздалегідь кортежна декомпозиція кодових операндів 
співмножників та обчислюється число розрядів r  у кортежі за формулою   
r = n/m; 
визначається вид таблиці для формування отримання результату добутку: 
з подвійною точністю або послідовно (див. табл. 3.1), або одночасно старші 
і молодші кортежні матриці (див. табл. 3.2); 
або з простим відсіканням розрядної сітки (див. табл.3.3), або з відсіканням 
результату додавання часток від перемноження кортежної матриці 
молодших розрядів (див. табл.3.4); 
або з відсіканням розрядної сітки й округленням. 
будується знакова модель залежностей математичного очікування 
М (  інстр )  й дисперсії D ( )  інструментальної похибки при 
відк інстр відк
відкиданні частини розрядної сітки результату перемноження відповідно до 
розрядності менше або рівній r  (див. рис.3.4); 
Таблиця 3.3 
Формування добутку двох кортежів для дробових операндів N1  та N2  
Мікрокоманди Результат добутку в розрядах з відповідними вагами 
2−1  2−2  2−3  2−4  2−5  2−6  2−7  2−8  2−9  2−10  2−12  2−13  2−14  2−15  2−16  
y x  y x  
7 7 7 6 y  
7 x5 y7 x  
4       лінія відс ікання     
розрядів 
 y x  y x  y x  y x  
6 7 6 6 6 5 6 4           
1 
  y x  y x  
5 7 5 6 y5 x  
5 y5 x  
4          
   y x     
4 7 y4 x6 y4 x5 y4 x4         
    y x  y x  y x   
7 3 7 2 7 1 y7 x0        
     y x     
6 3 y6 x2 y6 x1 y6 x0   обла сть відсік ання   
2 
      y x  y    розрядів 
5 3 5 x2 y5 x1 y5 x0      
       y x  
4 3 y4 x  
2 y4 x  y x  
1 4 0     
    y  
3 x7 y  
3 x6 y3 x   
5 y3 x4        
     y x  y    
2 7 2 x6 y2 x5 y2 x4       
3 
      y1 x  
7 y1 x  
6 y1 x  
5 y1 x  
4      
       y x  y x  
0 7 0 6 y0 x  
5 y0 x  
4     
        y x  y x  y x  y x  
3 3 3 2 3 1 3 0    
         y x  y x   
2 3 2 2 y2 x1 y2 x  
0   
4 
          y x  y   
1 3 1 x2 y1 x1 y x  
1 0  
           y x  
0 3 y0 x  y x   
2 0 1 y0 x0
діагональ l j  l j  l j  l j  l l j  l j  l j  
 
Таблиця 3.4 
Формування добутку кортежів для дробових операндів N1  та N2  
без результату перемноження кортежної матриці молодших розрядів 
Результат добутку в розрядах з відповідними вагами 
Мікрокоманди 
2−1  2−2  2−3  2−4  2−5  2−6  2−7  2−8  2−9  2−10  2−12  2−13  2−14  2−15  2−16  
1 y x  y x  y x   
7 7 7 6 7 5 y7 x4            
 y6 x  
7 y x  y x  y  
6 6 6 5 6 x4           
  y x     
5 7 y5 x6 y5 x5 y5 x4          
   y x     
4 7 y4 x6 y4 x5 y4 x4         
    y7 x  
3 y7 x    
2 y7 x1 y7 x0        
     y x  y x  y x  y x  
6 3 6 2 6 1 6 0       
2 
      y x  y x  
5 3 5 2 y5 x  y  
1 5 x0      
       y x  
4 3 y4 x  
2 y4 x  
1 y4 x  
0     
    y  
3 x7 y3 x  y x  y  
6 3 5 3 x4        
лінія відсікання 
 мікроком анд    y  
2 x7 y2 x    
6 y2 x5 y2 x4       
3 
      y x  y x  y x   
1 7 1 6 1 5 y1 x4      
       y  
0 x7 y0 x  y x  
6 0 5 y0 x  
4     
        y x  y x  y x  y x     
відсікання кортежної 3 3 3 2 3 1 3 0
    матриці  молодши х    y   
2 x3 y2 x2 y2 x   
1 y2 x0   
4 розрядів 
          y x   
1 3 y1 x2 y1 x  
1 y x  
1 0  
           y x  y x  y x  
0 3 0 2 0 1 y0 x  
0
діагональ l j  l j  l j  l j  l l j  l j  l j  
 
Визначається число кортежів за заданими 
похибками М   f (N  N )  й D інстр f (N2 N1)  та числом 
інстр 2 1 відк відк окр
розрядів оброблюваних операндів (див. рис. 3.4) для результату добутку за 
алгоритмом № 1, який виконується наступним чином: 
1. Відновлюється перпендикуляр з заданої точки “А” абсциси 
інструментальної похибки до перетину в точці “В” з лінією залежності 
М (  )  для відповідної розрядності ni . інстр відк
2. Проводиться лінія з точки “В” паралельно абсцисі m ( інстр)  
відк
до перетину з ординатою lg (m), визначається точка “С”, значення якої 
означає число кортежів. 
3. Продовжується лінія з точки “С” до перетину в точці “G” з лінією 
залежності D ( )  і відповідної розрядності n . 
інстр відк i
4. Опускається перпендикуляр з точки “G” до перетину з абсцисою 
D ( )  в точці “Е”. 
інстр відк
5. Проводиться верифікація зафіксованого значення D (  в 
інстр) відк
точці “Е” із заданим, за умови D ( )  D  значення числа 
інстр відк інстр
кортежів затверджується, інакше перехід до п. 1, змінюючи значення 
розрядності співмножників. 
Таким чином, варіюючи розрядністю, або теж саме кількістю 
кортежів, візуально вирішується проблема оптимізації між швидкодією й 
точністю. 
Аналітичний вираз похибок обчислення без перемноження молодших 
кортежів співмножників [22] визначається наступним чином: 
максимальне значення абсолютної похибки при xi =1, yi =1 
дорівнює 
 
  
 
 = 2−2n (1− 2−r
 max ) 2
;
  
 
мінімальне значення абсолютної похибки дорівнює 
 
min = 0  для xi = yi = 0 . 
  
середнє значення похибки визначається з умов незалежності 
значень xi  та yi , які з однаковою ймовірністю можуть приймати 
значення “0” або “1”, дорівнює 
 
ср = 2−2 (n+1) (1− 2−r ). 
  
Порівняльний аналіз результатів формування добутку кортежів для 
дробових операндів N1  та N2  при простому відсіканні (див. табл. 3.2) і без 
результату перемноження кортежної матриці молодших розрядів показує 
наступне. Похибки, які з’являються за рахунок відкидання значень 
додавання часток при перемножуванні кортежів, мають менше значення, 
ніж при звичайному відкиданні розрядів при отриманні результату добутку. 
 
 
 
 
 
 
 
 
3.4 Порівняльний аналіз апаратурних витрат запропонованої моделі 
прецизійного кортежного мультиплікативного помножувача двійкових 
кодів 
 
Порівняльний аналіз проводиться для апаратурних витрат моделі 
прецизійного співпроцесору множення двійкових операндів, що апаратурно 
реалізовано на основі запропонованого кортежного мультиплікативно-
адитивного методу та моделі, яка реалізується табличним класичним 
методом. 
Апаратурні витрати на модель співпроцесора множення залежать від: 
− принципу організації процедури перемноження багаторозрядних 
співмножників; 
− виду чисел (цілі, дробові, змішані); 
− числа розрядів співмножників ( n 1, n 2 ) ; 
− розрядності кортежу r , (r = n m) . 
Аналіз апаратурних витрат проводиться при використанні [4] 
наступних символів : 
a1 − витрати на один розряд регістра; 

a2 − витрати одного розряду ланцюгів прийому коду; 

a3 − витрати одного розряду ланцюгів видачі коду; 

a4 − витрати на один логічний елемент; 

           (3.10) 
a5 − витрати на один елемент затримки; 

a6 − витрати одного розряду суматора; 

a7 − витрати на один зовнішній контакт; 

a8 − витрати на один диференціюючий ланцюг. 
 
 
Наприклад, аналітичний вираз витрат апаратури на кортежний 
мультиплікативно-адитивний помножувач (КМАП) для перемноження 
цілих багаторозрядних двійкових чисел, представляється у вигляді: 
 
CСКМАС =  2  (n + r)  a1 + (2  n + r)  a2 + n  a3 + n  a6  +
          (3. 11) 
+ r  a5 +  n + 5  r + r 2 − 3  a4 + r  a8 + 2  n  a7.
 
Допустимо кожен співмножник має розрядність рівну n =32 , а 
розрядність кортежу r = n m = 4 ,  
 
за умови a1 = a2 = a3 = a4 = a5 = a6 = a7 = a8 = a , то згідно  
 
з формулою (3.35) апаратурні витрати приймають таке значення 
 
CКМАП =  2  (32 + 4)  a1 + (2  32 + 4)  a2 + 32  a3 + 32  a6  +
 + 4  a5 +  32 + 5  4 + 42 − 3 a4 + 4  a8 + 2  32  a7=
=  2  36  a + 68  a + 32  a + 32  a +
+ 4  a + 65  a + 4  a + 64  a = 473 a .
  
 
Апаратурні витрати на співпроцесор, реалізований ТКМ, за умов 
аналогічно формулі (3.44), розраховуються за формулою 
 
CТКМ =  2  n  a1 + 2  n  a2 + 2  n  a3 + 2  n  a6 +
                (3.12) 
+ n2  a4 + (2  n + 2  n)  a7 .
Результат значення апаратурних витрат розраховується за 
формулою (3.12) при n =32  
 
 
CТКМ =  2 32  a1 + 2 32  a2 + 2 32  a3 + 2 32  a6 +
 + 322  a4 + (2 32 + 2 32)  a7=
= 64  4  a +1024  a +128  a =1408a.
  
 
Порівняння апаратурних витрат на співпроцесор, реалізований ТКМ, 
і на спеціалізований співпроцесор, реалізований кортежним 
мультиплікативно-адитивним методом при однакових умовах 
 
( a1 = a2 = a3 = a4 = a5 = a6 = a7 = a8 = a ) 
 
CТКМ CСКМАС =   2 n a1 + 2 n a2 + 2 n a3 + 2 n a6 +
+ n2 a4 + (2 n + 2 n)a7  2  (n + r) a1 + (2 n + r) a2 + n a3 + n a6  +
+ r a5 +  n + 5  r + r2 − 3  a4 + r a8 + 2 n a7=
= 1408 437 = 2,977  3.  
 
Звідси випливає, що апаратурна реалізація запропонованого 
кортежного мультиплікативно-адитивного методу для перемноження 
багаторозрядних співмножників дозволяє скоротити апаратурні витрати 
(для наведеного прикладу, майже у 3 рази). Це приводить до зменшення 
інтенсивності відмови елементів співпроцесора у 3 рази і, як наслідок, 
сприяє підвищенню надійності цього компонента КІС управління в СЛТО. 
Крім того, об’єм логічної матриці ТКМ реалізації при однакової 
розрядності співмножників  визначається за формулою  
 
2
VТКМ = (n) , 
а в запропонованої моделі  
2
– VКМАП = (r) , 
 
 n  r ,  
тому звільняється площа кристалу, що дозволяє створити резерв 
малорозрядної матриці. 
 Дійсно, для наведеного прикладу 
 
2
VТКМ = (n) = 322 =1024, 
2
V 2
КМАП = (r) = 4 =16 , 
 
 зменшується об’єм логічної матриці у 256 разів. 
Перевагою кортежної декомпозиції прецизійних співмножників є 
велика можливість варіювати розрядністю кортежу для забезпечення 
результату не тільки з необхідною точністю й швидкістю процедури 
отримання результату множення, а й з малими енергетичними та 
апаратурними витратами, а також резервуванням малорозрядної кортежної 
матриці логічного множення. Експлуатаційна надійність підвищується  
завдяки збільшенню на 4 порядку часу напрацювання на відмову через 
введення ІЗЗ, при якому зменшується на 2n зовнішніх контактів. 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
Висновки до розділу 3 
 
У розділу досліджена модель кортежного мультиплікативно-
адитивного помножувача багаторозрядних двійкових чисел з високою 
інформаційною надійністю. 
 Проведено аналіз апаратурних витрат модель кортежного 
мультиплікативно-адитивного помножувача багаторозрядних двійкових 
чисел за допомогою запропонованого аналітичного виразу, який підтвердив, 
що перевагою кортежної декомпозиції прецизійних співмножників є 
широка можливість варіювати розрядністю кортежу для забезпечення 
результату не тільки за вимогами точності та швидкості процедури 
отримання результату множення, але при цьому мати малі енергетичні та 
апаратурні витрати, і також можливість підвищити надійність за рахунок 
резервування малорозрядної кортежної матриці логічного множення та 
введення ІЗЗ. 
 Побудована знакова трикоординатна модель залежності 
трансформованої похибки, математичного очікування та дисперсії 
інструментальної похибки від розрядності операндів, наочність якої 
зменшує час при проектуванні. 
 Розроблена методика визначення числа кортежів при проектуванні 
спеціалізованого прецизійного помножувача в межах заданої похибки 
множення. Візуалізація знакової трикоординатної моделі залежності 
математичного очікування та дисперсії інструментальної похибки при 
відкиданні частини розрядної сітки в результаті множення від числа 
кортежів (m), наочність якої спрощує, полегшує та прискорює процедуру 
проектування.  
 
 
 
 
ВИСНОВКИ 
 
У кваліфікаційній роботі магістра було проведено аналіз існуючих 
перемножувачів: аналогових, цифрових, гібридних та виявлено їх переваги 
та недоліки. Проведена класифікація перемножувачів дозволила порівняти 
перемножувачі сигналів за основними якісними критеріями. 
За результами дослідження стану перемножувачів на базі існуючих 
інтегральних мікросхем серійного випуску, джерел вітчизняної та 
зарубіжної літератури та патентів на винахід визначена та досліджена 
модель кортежного мультиплікативно-адитивного помножувача 
багаторозрядних двійкових чисел з високою інформаційною надійністю. 
Проведено аналіз апаратурних витрат модель кортежного 
мультиплікативно-адитивного помножувача багаторозрядних двійкових 
чисел за допомогою запропонованого аналітичного виразу, який підтвердив, 
що перевагою кортежної декомпозиції прецизійних співмножників є 
широка можливість варіювати розрядністю кортежу для забезпечення 
результату не тільки за вимогами точності та швидкості процедури 
отримання результату множення, але при цьому мати малі енергетичні та 
апаратурні витрати, і також можливість підвищити надійність за рахунок 
резервування малорозрядної кортежної матриці логічного множення та 
введення ІЗЗ. 
Побудована знакова трикоординатна модель залежності 
трансформованої похибки, математичного очікування та дисперсії 
інструментальної похибки від розрядності операндів, наочність якої 
зменшує час при проектуванні. 
Розроблена методика визначення числа кортежів при проектуванні 
спеціалізованого прецизійного помножувача в межах заданої похибки 
множення. Візуалізація знакової трикоординатної моделі залежності 
математичного очікування та дисперсії інструментальної похибки при 
 
відкиданні частини розрядної сітки в результаті множення від числа 
кортежів, наочність якої спрощує, полегшує та прискорює процедуру 
проектування. 
Враховуючи, що моделі перемножувачів використовують операцію 
додавання, також було розглянуто стан існуючих інтегральних схем, що 
виконують операцію додавання. Для аналізу евристично організована 
множина існуючих серійно випускових суматорів. На підставі цієї множини 
створена реляційна модель серійно випускових інтегральних схем 
суматорів, а саме – схеми відношення структурованих за відповідними 
основними технічними параметрами (напруга та струм споживання, час 
затримки, температурний діапазон, потужність споживання) типів ІС 
суматорів і побудовані  відповідні гістограми. 
Запропонована швидкодіюча методика визначення найкращого 
суматора, яка характеризується високою швидкодією через візуалізацію 
параметрів. За її допомогою визначені моделі суматорів з найкращими 
параметрами, що впливають на ефективність роботи спеціалізованих 
комп’ютерних систем. 
Результатом кваліфікаційної роботи є можливість збільшення 
ефективності спеціалізованих комп’ютерних систем за допомогою 
впровадження обраної та дослідженої моделі кортежного мультиплікативно-
адитивного помножувача багаторозрядних двійкових чисел з високою 
інформаційною надійністю та обраного суматора двійкових чисел, як 
елемента, що дає можливість отримання прецизійних результатів. 
 
 
 
 
СПИСОК ВИКОРИСТАНИХ ДЖЕРЕЛ 
 
[1] А. Г. Лукашенко, "Пристрій для множення N-розрядних чисел", 
МПК G06F 7/52. Пат. 47901 України, № u 200909902, 
заявл. Верес. 28, 2009, опубл. Лют. 25, 2010, Бюл. № 4. 
[2] Korneychuk, V. I., Tarasenko, V. P. (2003). Osnovy komp’yuternoy 
arifmetiki. K.: «Korniychuk».176 c 
[3] К. Г. Самофалов, В. И. Корнейчук, и В. П. Тарасенко, Электронные 
цифровые вычислительные машины. К.: Вища школа, 1976, 480 с. 
[4] А. Г. Лукашенко, Д. А. Лукашенко, В. А. Лукашенко, та   
[5] М. Ф. Бондаренко, Н. В. Білоус, та А. Г. Руткас, Комп’ютерна 
дискретна математика: підручник. Харків: «Компанія СМІТ», 2004, 
480 с. 
[6] G. Haggard, J. Schlipf, and S. Whitesides, Discrete Mathematics for 
Computer Science, Brooks Cole, 2005, 718 p.  
[7] R. Garnier, and J. Taylor, Discrete Mathematics for New Technology, 
Taylor & Francis, 2001, 767 p.  
[8] В. М. Глушков, “Процесс”, Энциклопедия кибернетики. К.: УСЭ, т. 1, 
с. 601, 1975. 
[9] А. Г. Лукашенко, Д. А. Лукашенко, та В. М. Лукашенко, 
Спеціалізовані співпроцесори на базі таблично-алгоритмічних 
методів для лазерних маніпуляторів, монографія. Черкаси: 
«ЧДНДІТЕІХП», 2010, 164 с., укр., деп. в ВИНИТИ 20.06.2010, № 11-
хп 2010, анот. в РЖ «Депоновані наукові роботи», 2010. 
[10] А. Г. Лукашенко, Д. А. Лукашенко, В. А. Лукашенко, Т. Ю. Уткина, и 
В. М. Лукашенко, Методы, модели компьютерно-интегрированных 
систем управления специализированного лазерного технологического 
оборудования: монография, Черкас. гос. технолог. ун-т, Черкассы, 
 
2016, 197 с, Библиогр.: 124 назв, Рус., Деп. в ГНТБ Украины Сен. 16, 
2016, № 12-Ук2016, Анот. в РЖ «Депоновані наукові роботи», № 1-2, 
2016.    
[11] V. Lukashenko, V. Spivak, and A. Lukashenko, “Classification Scheme of 
Methods, Principles and Models of Construction of Hardware for 
Implementation of Function-specific Drivers of Primitive Basic Function 
Based on System Analysis”, in Proc. the XIIIth International Conference 
“The Experience of Designing and Application of CAD Systems in 
Microelectronics – 2015” (CADSM 2015), Polyana, Svalyava, 
Zakarpattya, Ukraine, Feb. 24-27, 2015. Львів: Вид-во Львівської 
політехніки, pp. 116-118, 2015, фахове видання, що входить до 
міжнародної науко-метричної бази даних Thomson Reuters Web of 
Science (WoS), ISBN: 978-617-607-716-9, WOS 000380570000029. 
[12] А. Г. Лукашенко, Д. А. Лукашенко, В. А. Лукашенко, и 
В. М. Лукашенко, “Модель эффективного цифро-аналогового 
преобразователя для специализированных лазерных манипуляторов”, 
Вісник НТУУ “КПІ”. Серія приладобудування, № 40, с. 112-118, 2010 
[13] Лукашенко В.М. Анализ погрешностей вычисления 
многофункционального  арифметического расширителя // Вісник 
ЧІТІ. – 2000. – №2. – С. 163-169 
[14] Лега Ю.Г., Лукашенко А.Г., Лукашенко В.М. Таблично-
алгоритмическое устройство умножения n-разрядных чисел // 
Вестник ХГПУ. – 1999. – Вып. 73. – С. 98–104. 
[15] Лукашенко А.Г., Лукашенко В.М., Лега Ю.Г., Корпань Я.В., 
Лукашенко М.Г. Перспективні елементи локальних підсистем 
керування ВПК верстатів // Вестник ХНТУ. - 2005. - №.2(22). – С. 174-
179. 
[16] Лукашенко А.Г., Быков В.И., Лукашенко В.М. Методика выбора 
структуры таблично-алгоритмических специализированных 
 
вычислителей // Тр.Україн. конфер. з автоматичного керування 
(Автоматика-96). – Севастополь: СевГТУ, 1996. – Т.3. - С. 8–9. 
[17] Лукашенко А.Г., Быков В.И., Лукашенко В.М., Шевченко А.П. 
Вычислитель корреляционной функции в самонастраивающихся 
системах // Тр. МНТК “Сучасні технології в аерокосмічному 
комплексі”. – Житомир: ЖІТІ, 1997. – С. 76–77. 
[18] Лукашенко А.Г., Быков В.И., Лукашенко В.М., Шевченко А.П. 
Таблично-алгоритмическое устройство мультиплексирования // 
Вибрации в технике и технологиях. – 1997. Приложение. – Ч.2. – С. 
271. 
[19] Лукашенко А.Г., Лега Ю.Г., Лукашенко В.М, Караван Н.А. Состояние 
и перспективы перемножителей аналоговых сигналов // Вісник ЧДТУ. 
– 2004. № 2. – С. 125-131. 
[20] Лукашенко А.Г., Лукашенко В.М. , Караван Н.А., Романовский С.С., 
Лукашенко М.Г. Совокупность принципов и средств, повышающая 
точность аналогового перемножителя // Тр. VII Міжнар. НПК 
«Людина і Космос». – Дніпропетровськ: НЦАОМУ, 2005. – С. 310. 
[21] Лукашенко А.Г., Лукашенко В.М. Аналоговые перемножители 
сигналов //Тр. 12 Междунар. НТК «Приборостроение 2003». – 
Винница – Кореиз: ВСХИ, 2003. – С. 72-73. 
[22] Лукашенко В.М. Огляд і аналіз прстроїв з табличними аддитивно-
мультиплексорними способами реалізації // Автоматика - 97. – 
Черкаси: ЧІТІ. – 1998. Т.1. Ч. 2. – С. 26-36. 
[23] Лукашенко А.Г., Лукашенко В.М. Полуаддитивный таблично-
алгоритмический способ решения траекторных задач с высокой 
точностью // Metrology and metrology assurance’99. Sozopol (Bulgaria): 
Technical university-Sofia, 1999. – P. 196-199. 
[24] Лукашенко А.Г., Лукашенко В.М., Лега Ю.Г., Корпань Я.В., 
Лукашенко М.Г. Перспективні елементи локальних підсистем 
 
керування ВПК верстатів// Вестник Херсонского национального 
технического университета. -2005. -№. 2(22). – С. 174-179. 
[25] .Лукашенко А.Г., Лукашенко В.М., Лега Ю.Г., Корпань Я.В., 
Лукашенко М.Г. Гармонійний аналізатор спектра // Вісник НТУУ 
“КПІ”. – 2004. - вип. 27.- С.10-15.  
[26] Лукашенко А.Г., Шелягин В.Д., Лукашенко В.М. Континуальные, 
гибридные таблично - алгоритмические модели формирования 
сигналов управления // Тр. МНТК “Інтегровані комп’ютерні 
технології в машинобудуванні” (ІКТМ–2003). – Харків: Нац. 
Аерокосмічний ун-т «ХАІ», 2003. – С. 102-103. 
[27] Лукашенко А.Г., Шелягін В.Д., Лега Ю.Г., Лукашенко В.М. 
Уменьшение динамической погрешности в аналоговых 
перемножителях // Вісник ЧДТУ. – 2004. - № 1. – С. 62-66. 
[28] Лукашенко В.М., Пащенко Н.Ю., Спичак С.П., Хотянович А.Л., 
Шеховцов БА. Оценка погрешности вычислений 
многофункционального арифиметического расширителя // Тр. 
Міждерж. наук. – метод. конф. «Комп`ютерне моделювання 2000». – 
Днепродзержинск: ДДТУ, 2000. - С. 218-219. 
[29] .Пат. 3180 С1, МПК G 06 G 7/16. Перемножувач електричних сигналів. 
А.Г. Лукашенко, М.И. Ярославцев, В.И. Попов; НВО «РОТОР» - № 
93311028; Заявл. 01.03.93; Опубл. 26.12.94, Бюл. №5 – 4 с.  
[30] .Патент США № 3670956, кл. 235/164, опубл. 1972 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
  
 
Додаток А 
КР1561ЛА7                  КР1561ЛА8             КР1561ЛА9 
           
КР1561ЛЕ10              КР1561ЛЕ5                 КР1561ЛЕ6 
   
КР1561ЛН2                 КР1561ЛП2             КР1561ИМ1 
   
КР1561ИП2
ChSTU repository

ChSTU repository preserves and enables easy and open access to all types of digital content including text, images, moving images, mpegs and data sets
