Блок додавання спеціалізованого математичного співпроцесора

ЧЕРЕВАТЕНКО, Володимир

Будь ласка, використовуйте цей ідентифікатор, щоб цитувати або посилатися на цей матеріал: https://er.chdtu.edu.ua/handle/ChSTU/8595

Назва:	Блок додавання спеціалізованого математичного співпроцесора
Автори:	ГРЕСЬКО, Світлана ЧЕРЕВАТЕНКО, Володимир
Ключові слова:	СПЕЦІАЛЬНИЙ МАТЕМАТИЧНИЙ СПІВПРОЦЕСОР;БЛОК ДОДАВАННЯ;МАТЕМАТИЧНА ТА ЛОГІЧНА МОДЕЛЬ ПРИСТРОЮ;ДВІЙКОВИЙ СУМАТОР;ЛОГІЧНИЙ ЕЛЕМЕНТ;ОПЕРАЦІЯ ДОДАВАННЯ
Дата публікації:	2023
Короткий огляд (реферат):	В кваліфікаційній роботі бакалавра розкриті аспекти побудови окремих блоків цифрових логічних електронних схем на базі математичних формул арифметичних дій. На основі способу додавання в десятковій, двійковій позиційних системах числення розроблено математичну модель даної операції з підбором таких математичних дій, які легко переписуються в логічні дії. На основі математичної моделі створено логічну модель, в якій застосовуються лише базові логічні дії: диз’юнкція, кон’юнкція, інверсія. Логічну модель розбито внаслідок її складності на логічні блоки, які виконують окремі функціональні дії. Кожний логічний блок розбитий на модуль, який описується одним логічним рівнянням. На базі логічних рівнянь побудовані цифрові логічні електронні схеми. Логічні електронні схеми лягли в основу окремих частин плоского напівпровідникового кристала. Результатом проекту є модульна модель всього пристрою. Кваліфікаційна робота бакалавра складається з пояснювальної записки обсягом 79 сторінок.
URI (Уніфікований ідентифікатор ресурсу):	https://er.chdtu.edu.ua/handle/ChSTU/8595
Розташовується у зібраннях:	123 Комп’ютерна інженерія (Комп'ютерні системи та мережі)

Файли цього матеріалу:

Файл	Опис	Розмір	Формат
1_ТИТУЛКА___ЧЕРЕВАТЕНКО-merged.pdf Restricted Access		3.05 MB	Adobe PDF	Переглянути/Відкрити Запит копії

Показати повний опис матеріалу Перегляд статистики

Усі матеріали в архіві електронних ресурсів захищено авторським правом, усі права збережено.

Extracted text

МІНІСТЕРСТВО ОСВІТИ І НАУКИ УКРАЇНИ
ЧЕРКАСЬКИЙ ДЕРЖАВНИЙ ТЕХНОЛОГІЧНИЙ УНІВЕРСИТЕТ
ФАКУЛЬТЕТ ІНФОРМАЦІЙНИХ ТЕХНОЛОГІЙ І СИСТЕМ
КАФЕДРА ІНФОРМАЦІЙНОЇ БЕЗПЕКИ ТА КОМП’ЮТЕРНОЇ ІНЖЕНЕРІЇ
ПОЯСНЮВАЛЬНА ЗАПИСКА
до кваліфікаційної роботи бакалавра
на тему:«Блок додавання спеціалізованого
математичного співпроцесора»
ЧДТУ.232248.002 ПЗ
Виконав: студент 2 курсу, групи КМС-2155
спеціальності 123 – «Комп’ютерна інженерія»
за освітньою програмою – «Комп’ютерні системи та
мережі»
Володимир ЧЕРЕВАТЕНКО
Керівник
старший викладач Світлана ГРЕСЬКО
Рецензент
старший викладач кафедри інформаційних
технологій Черкаського національного університету
ім. Б. Хмельницького, к.т.н. Інна РОЗЛОМІЙ
«ЗАХИСТ ДОЗВОЛЯЮ»
Завідувач кафедри ІБ та КІ
д.т.н., професор ______ Володимир РУДНИЦЬКИЙ
Черкаси 2023 року
Форма № Н-9.01
ЧЕРКАСЬКИЙ ДЕРЖАВНИЙ ТЕХНОЛОГІЧНИЙ УНІВЕРСИТЕТ
Факультет: інформаційних технологій і систем
Кафедра: інформаційної безпеки та комп’ютерної інженерії
Освітньо-кваліфікаційний рівень: Бакалавр
Спеціальність 123 – Комп’ютерна інженерія
Освітня програма Комп’ютерні системи та мережі
«ЗАТВЕРДЖУЮ»
Завідувач кафедри ІБ та КІ
д.т.н., професор ________ Володимир РУДНИЦЬКИЙ
«28» лютого 2023 року
ЗАВДАННЯ
на кваліфікаційну роботу бакалавра студенту
Череватенко Володимир Анатолійович
(прізвище, ім‘я, по батькові)
1. Тема роботи: Блок додавання спеціалізованого математичного співпроцесора
Керівник роботи: старший викладач Гресько Світлана Олексіївна
(прізвище, ім’я, по батькові, науковий ступінь, вчене звання)
затверджені наказом університету від «24» лютого2023 р. № 43/04
2. Строк подання студентом роботи:
3. Вихідні дані до роботи:
 спроектований пристрій повинен мати 2 входи і 1 вихід;
 на входи подаються числа у вигляді машинних кодів типу WORD(натуральні числа 1
INTEGEбRай(тна),туральні числа 2 байт), REAL (дійсні числа 2 байти), EXTENDED (дійсні числа
4 байти). Аналогічні коди повинні отримуватись на виході пристрою;
 пристрій повинен бути спроектований на основі базових логічних елементів.
4. Зміст розрахунково-пояснювальної записки (перелік питань, що їх належить розробити):
Вступ
1. Правила виконання арифметичних дій
2. Опис логічних елементів
3. Додавання чисел на двійкових суматорах
4. Розробка математичної та логічної моделі блоку додавання
Висновки
Список використаних джерел.
5. Перелік графічного матеріалу (з точним зазначенням обов’язкових креслень, плакатів):
6. Консультанти розділів роботи:
Розділ Прізвище, ініціали Підпис, дата
консультанта завдання видав завдання прийняв
7. Дата видачі завдання: 27 лютого 2023 року
КАЛЕНДАРНИЙ ПЛАН
Термін
№ з/п Назва етапів роботи виконання Примітка
етапів роботи
1 Збір матеріалу 01.03 – 14.03 виконано
2 Вступ і план 15.03 – 20.03 виконано
3 Правила виконання арифметичних дій 21.03-25.03 виконано
4 Опис логічних елементів 26.03-10.04 виконано
5 Додавання чисел на двійкових суматорах 11.04-25.04 виконано
6 Аналіз операції додавання на основі яких працює виконано
пристрій 26.04-05.05
7 Побудова математичної та логічної моделі 06.05-21.05 виконано
пристрою
8 Блок підрахунку порядку добутку 22.05-27.05 виконано
9 Оформлення графічного матеріалу 28.05-31.05 виконано
10 Подання роботи на відгук та рецензування 01.06.2023 виконано
Студент ___________________________ Володимир ЧЕРЕВАТЕНКО
(підпис)
Керівник роботи ___________________________ Світлана ГРЕСЬКО
(підпис)
АНОТАЦІЯ
В кваліфікаційній роботі бакалавра розкриті аспекти побудови окремих
блоків цифрових логічних електронних схем на базі математичних формул
арифметичних дій.
На основі способу додавання в десятковій, двійковій позиційних
системах числення розроблено математичну модель даної операції з
підбором таких математичних дій, які легко переписуються в логічні дії.
На основі математичної моделі створено логічну модель, в якій
застосовуються лише базові логічні дії: диз’юнкція, кон’юнкція, інверсія.
Логічну модель розбито внаслідок її складності на логічні блоки, які
виконують окремі функціональні дії. Кожний логічний блок розбитий на
модуль, який описується одним логічним рівнянням.
На базі логічних рівнянь побудовані цифрові логічні електронні схеми.
Логічні електронні схеми лягли в основу окремих частин плоского
напівпровідникового кристала.
Результатом проекту є модульна модель всього пристрою.
Кваліфікаційна робота бакалавра складається з пояснювальної записки
обсягом 79 сторінок.
Ключові слова: СПЕЦІАЛЬНИЙ МАТЕМАТИЧНИЙ
СПІВПРОЦЕСОР, БЛОК ДОДАВАННЯ, МАТЕМАТИЧНА ТА ЛОГІЧНА
МОДЕЛЬ ПРИСТРОЮ, ДВІЙКОВИЙ СУМАТОР, ЛОГІЧНИЙ ЕЛЕМЕНТ,
ОПЕРАЦІЯ ДОДАВАННЯ
ANNOTATION
In the bachelor's qualification work, aspects of the construction of individual
blocks of digital logic electronic circuits based on mathematical formulas of
arithmetic actions are disclosed.
Based on the method of addition in the decimal and binary positional
counting systems, a mathematical model of this operation was developed with a
selection of such mathematical operations that are easily rewritten into logical
operations.
Based on the mathematical model, a logical model was created, in which
only basic logical operations are used: disjunction, conjunction, inversion.
Due to its complexity, the logical model is divided into logical blocks that
perform separate functional actions. Each logical block is divided into a module,
which is described by one logical equation.
Digital logic electronic circuits are built on the basis of logic equations.
Logical electronic circuits formed the basis of individual parts of a flat
semiconductor crystal.
The result of the project is a modular model of the entire device.
The bachelor's qualification work consists of an explanatory note of
79 pages.
Key words: SPECIAL MATHEMATICAL CO-PROCESSOR, ADDITION
UNIT, MATHEMATICAL AND LOGIC DEVICE MODEL, BINARY ADDER,
LOGIC ELEMENT, ADDITION OPERATION
ЗМІСТ
ВСТУП……………………………………………………………………………..4
1 ПРАВИЛА ВИКОНАННЯ АРИФМЕТИЧНИХ ДІЙ…………………………5
2 ОПИС ЛОГІЧНИХ ЕЛЕМЕНТІВ…………………………………………….10
2.1 Логічний елемент І……………………………………………………12
2.2 Логічний елемент АБО……………………………………………….13
2.3 Логічний елемент НЕ…………………………………………………15
2.4 Логічний елемент І-НЕ……………………………………………….18
2.5 Логічний елементи АБО-НЕ………………………………………....20
3 ДОДАВАННЯ ЧИСЕЛ НА ДВІЙКОВИХ СУМАТОРАХ………………….24
3.1 Додавання чисел, представлених у формі з фіксованою точкою на
двійкових суматорах.……………………………………………………..24
3.2 Методи прискорення операції додавання…………………………...27
4 РОЗРОБКА МАТЕМАТИЧНОЇ ТА ЛОГІЧНОЇ МОДЕЛІ БЛОКУ
ДОДАВАННЯ СПЕЦІАЛЬНОГО МАТЕМАТИЧНОГО
СПІВПРОЦЕСОРА………………………………………………………………31
4.1 Постановка задачі……………………………………………………..31
4.2 Аналіз операції додавання на основі якої працює пристрій……….32
4.3 Побудова математичної та логічної моделі пристрою……………..33
4.3.1 Блок переводу чисел з 10 в 2 ПСЧ……………………….….36
4.3.2 Блок утворення коду типу Extended………………………...38
4.3.3 Блок суматора для додавання чисел………………………...45
4.3.3.1 Блок підрахунку порядку добутку………………….45
4.3.3.1.1 Блок для створення внутрішньосуматорних
додаткових модифікованих кодів……………............47
ЧДТУ.232248.002 ПЗ
Змн. Арк. № докум. Підпис Дат
РозрКобив Череватенко а Блок додавання Літ. Лист Листів
Керівник ВГресько С.О. спеціалізованого 2 89
Рецеанзент Розломій І.О. математичного
Н.Контроль Гресько С.О. співпроцесора Кафедра ІБ та КІ
Затвфердив Рудницький В.М. Пояснювальна записка гр. КМС-2155
е
д
р
а
К
К
-
0
6
4.3.3.1.2 Суматор порядку……………………………52
4.3.3.2 Блок для обчислення мантиси………………………57
4.3.3.2.1 Блок додавання……………………………...58
4.3.3.2.2 Блок контрольного біта…………………….66
4.3.3.2.3.Блок проміжної суми……………………….68
4.3.3.2.4.Блок залишку………………………………..73
ВИСНОВКИ……………………………………………………………………...75
ПЕРЕЛІК СКОРОЧЕНЬ ТА УМОВНИХ ПОЗНАЧЕНЬ…………………..….77
ДОДАТОК А – Структурна схема пристрою
ДОДАТОК Б – Структурна схема блоку переводу чисел з десяткової в
двійкову ПСЧ
ДОДАТОК В – Структурна схема блоку утворення коду Extended
ДОДАТОК Г – Структурна схема суматора для додавання чисел
ДОДАТОК Д – Структурна схема блоку для створення внутрішньо
суматорних додаткових модифікованих кодів
ДОДАТОК Е – Структурна схема блоку суматор порядку
ДОДАТОК Є – Структурна схема блоку для обчислення мантиси добутку
ДОДАТОК Ж – Структурна схема блоку додавання
ДОДАТОК З – Структурна схема блоку проміжної суми
ДОДАТОК И – Структурна схема блоку залишку
СПИСОК ВИКОРИСТАНИХ ДЖЕРЕЛ……………………………….............88
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 3
а
ВСТУП
Метою кваліфікаційної роботи бакалавра є розробка складової частини
процесора – пристрою на базі логічного блоку «суматор» для додавання в
двійковій позиційній системі числення.
Дія додавання в двійковій позиційній системі числення є досить
вагомою. Внаслідок того, що ці системи лише дві цифри, немає проблеми
добувати інверсні коди. Тому дія додавання без проблем заміняє і дію
віднімання. А це, в свою чергу, дуже спрощує схему для виконання операції
віднімання – циклічні операції, в яких кількість циклів дорівнює кількості
чисел у зменшуваному, заміняється однією дією додавання.
Додавання відіграє ключову роль практично у всіх операціях на
комп’ютері. В схемі забороняється використовувати зворотні зв’язки і
циклічні дії. Якщо потрібно повторювати дію кілька раз, потрібно
прорахувати число повторювань і схему повторити послідовно відповідне
число раз.
В математичній моделі дозволяється використовувати тільки такі
математичні дії, які мають відповідний еквівалент в логічних операціях.
Аналогічно, в логічних операціях дозволяється використовувати тільки такі
дії, які мають свої еквіваленти в цифрових логічних елементах. [1]
Даний пристрій повинен за вхідні і вихідні числа мати навчальні
машинні коди: word (натуральне число довжиною 1 байт); integer (ціле число
з фіксованою точкою довжиною 2 байти); real (дійсне число з плаваючою
точкою довжиною 2 байти); extended (дійсне число з плаваючою точкою
довжиною 4 байти).
За логічні елементи, на основі яких повинна бути побудована схема,
потрібно взяти елементи І, НЕ, АБО, І-НЕ, АБО-НЕ.
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 4
а
1 ПРАВИЛА ВИКОНАННЯ АРИФМЕТИЧНИХ ДІЙ
Правила виконання арифметичних дій представлені в таблиці 1.1.
Таблиця 1.1 – Арифметичні дії в двійковій системі з одно бітними
числами
№ Арифметична дія
з/п додавання віднімання множення Ділення
1 0+0=0 0-0=0 0*0=0 0/0=не ділиться
2 0+1=1 1-0=1 0*1=0 0/1=0
3 1+0=1 1-1=0 1*0=0 1/0= не ділиться
4 1+1=(1)0 (1)0-1=1 1*1=1 1/1=1
В основу арифметико-логічного пристрою будь-якої ЕОМ може бути
покладений або суматор, або обчислювач. І в тому, і в іншому випадку
повинні бути розроблені алгоритми виконання арифметичних операцій. У
виконанні арифметичних дій завжди беруть участь два числа. В результаті
арифметичної операції з'являється нове число:
C = A∇B,
де ∇— знак арифметичної дії (додавання, віднімання, множення, ділення).
Операнд — число, що бере участь в арифметичній операції, що
виконується цифровим автоматом.[2]
Оскільки цифровий автомат оперує тільки машинними зображеннями
чисел, то останні виступають як операнди. Отже, для машинних операцій
найбільш правильний вираз написати у вигляді
�� = �� ∇ �� ,
де в квадратних дужках [ ] — позначення автоматних зображень
операндів.
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 5
а
Формальні правила виконання арифметичних операцій додавання і
віднімання на рівні розрядів операндів. На основі правил двійкової
арифметики можна записати правила додавання двійкових цифр так, як
показано в таблиці 1.2, де ����,���� — розряди операндів А і B відповідно; ���� —
розряд суми; ���� — перенесення з даного розряду в сусідній старший.
Двійковий напівсуматор — це пристрій, що виконує арифметичні дії з
правил, вказаних в таблиці 1.2.
Таблиця 1.2 – Арифметичні дії на напівсуматорі (додавання)
Розряд
№ пп
���� ���� ���� ����
1 0 0 0 0
2 0 1 1 0
3 1 0 1 0
4 1 1 0 1
Поява одиниці перенесення при складанні двох розрядів декілька
змінює правила додавання двійкових цифр (таблиця 1.3).[3]
Узагальнюючи вищевикладене, можна сформулювати правила
порозрядних дій при складанні операндів А і В:
���� + ���� + ����−1 = ���� + ����,
де ����−1 — перенесення з (i- 1) -го розряду;
���� — перенесення в (i+1) -й розряд (перенесення приймають значення
0 або 1).
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 6
а
Таблиця 1.3 – Арифметичні дії на напівсуматорі з врахуванням
попереднього розряду (додавання)
Розряд
���� ���� ����−1 ���� ����
0 0 0 0 0
0 1 0 1 0
1 0 0 1 0
1 1 0 0 1
0 0 1 1 0
0 1 1 0 1
1 0 1 0 1
1 1 1 1 1
Двійковий суматор — пристрій, що виконує арифметичні дії з правил,
вказаних в таблиці 1.4. На основі правил двійкової арифметики можна
записати правила віднімання двійкових цифр так, як показано на таблиці І.5,
де ����+1— позичаєм в старшому розряді.
Таблиця 1.4 – Арифметичні дії на полу суматорі (віднімання)
Розряд
���� ���� ���� ����+1
0 0 0 0
1 0 1 0
1 1 0 0
0 1 1 -1
Позика рівносильна відніманню одиниці із старшого розряду. З
урахуванням одиниці позики із старшого сусіднього розряду правила
віднімання двійкових цифр можна записати так, як показано в таблиці І.5
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 7
а
(щоб відрізнити позику від перенесення перед одиницею поставлений знак
мінус)' Якщо А зменшуване (1-й операнд), В — від'ємник (2-й операнд) то
для порозрядних дійматиме наступний вигляд:
���� − ���� + ���� = ���� + ����+1.
Таблиця 1.5 – Арифметичні дії на напівсуматорі з врахуванням
попереднього розряду (віднімання)
Розряд
���� ���� ���� ���� ����+1
0 0 0 0 0
1 0 0 1 0
1 1 0 0 0
0 1 0 1 -1
0 0 -1 1 -1
1 0 -1 0 0
1 1 -1 1 -1
0 1 -1 0 -1
Математичною основою цифрової електроніки і обчислювальної
техніки є алгебра логіки або булева алгебра (по імені англійського
математика Джона Буля). У булевій алгебрі незалежні змінні або аргументи
(X) приймають тільки два значення: 0 або 1. [4] Залежні змінні або функції
(Y) також можуть приймати тільки одне з двох значень: 0 або 1. Функція
алгебри логіки (ФАЛ) представляється у вигляді:
Y = F (X1; X2; X3 ... XN ).
Дана форма завдання функцій алгебри логіки називається алгеброю.
Основними логічними функціями є:
 логічне заперечення (інверсія)
Y = ;
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 8
а
 логічне складання (дизьюнкция)
Y = X1 + X2 або Y = X1 V X2 ;
 логічне множення (коньюнкция)
Y = X1  X2 або Y = X1 L X2.
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 9
а
2 ОПИС ЛОГІЧНИХ ЕЛЕМЕНТІВ
Логічний елемент – це електронний пристрій, що реалізовує одну з
логічних операцій. Логічними елементами є електронні пристрої, в яких
оброблювана інформація закодована у вигляді двійкових чисел, що
відображаються напругою (сигналом) високого і низького рівня. Термін
«логічні» прийшов в електроніку з алгебри логіки, що оперує із змінними
величинами і їх функціями, які можуть приймати тільки два значення:
«істинно» або «хибно». Для позначення істинності або хибності висловів
використовують відповідно символи 1 або 0. Кожна логічна змінна може
приймати тільки одне значення: 1 або 0. Ці двійкові змінні і функції від них
називаються логічними змінними і логічними функціями. Пристрої, що
реалізовують логічні функції, називаються логічними або цифровими
пристроями.[5-7]
Графічні позначення логічних елементів
Вітчизняні Міжнародні Таблиці
Назва елемента
позначення позначення істинності
х у
НЕ 0
0
х1 х2 у
0 0 0
І 0 1 0
1 0 0
1 1 1
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 10
а
х1 х2 у
0 0 1
І-НЕ 0 1 1
1 0 1
1 1 0
х1 х2 у
0 0 0
АБО 0 1 1
1 0 1
1 1 1
х1 х2 у
0 0 1
АБО-НЕ 0 1 0
1 0 0
1 1 0
х1 х2 у
0 0 0
Виключне АБО 0 1 1
1 0 1
1 1 0
Логічні елементи по режиму роботи підрозділяються на статичні і
динамічні. Статичні ЛЕ можуть працювати як в статичному, так і
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 11
а
динамічному (імпульсному) режимах. Статичні елементи найширше
використовуються в сучасних мікросхемах. Динамічні ЛЕ можуть працювати
тільки в імпульсному режимі.
Логічні елементи класифікують також за типом вживаних транзисторів.
Найбільшого поширення набули ЛЕ на біполярних і МДП – транзисторах.
Крім того, інтенсивно розробляються ЛЕ на арсенід – галієвих МЕП і ГМЕП
– транзисторах. Для кожного з перерахованих типів ЛЕ існує число схемо
технік і конструктивно-технологічних різновидів.
2.1 Логічний елемент І
Логічна операція І для двох змінних А і В представляється як А•В=С,
тобто С=1 тільки у тому випадку, коли А=1 і В=1 (якщо А істинно і В
істинно, тоді С істинно). Вона позначається крапкою між двома змінними А і
В, які зазвичай називають логічними змінними і відповідно цьому цифрові
операції називають логічними операціями. Схема, що здійснює операцію І,
називається елементом І. Твердження «істинно» прийнято ототожнювати із
станом 1 і протилежне твердження ототожнювати із станом 0 в цифровій
схемі. Відповідно до цього таблиця для операції І, що охоплює всі можливі
комбінації змінних А і В і відповідною змінною С, показана в таблиці 1. для
вхідних і однієї вихідної змінної. Вона називається таблицею істинності або
функціональною таблицею.
Схема логічного елементу І в ТТЛ – варіанті виконання приведена на
рисунку 2.1, а. Особливість схеми – використання на вході багатоемітерного
транзистора VT1. Якщо на обидва входи А і В подана напруга логічного 0, то
відкрито обидва переходи база-емітер транзистора VT1 і струм проходить
тільки через них, не відгалужуючись в перехід база-колектор. Внаслідок
цього транзистор VT2 закритий і на виході Q діє нульова напруга. Якщо на
один з входів подається позитивна напруга логічної 1, то відповідний перехід
база-емітер транзистора VT1запирается. Проте основний перехід база-
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 12
а
колектор не спирається, бо конструкція багатоемітерного транзистора (і
режим роботи) така, що струм в ланцюзі база-колектор може протікати тоді,
коли виявляються замкнутими всі переходи база-емітер. Таким чином, тільки
при одночасній подачі на обидва входи напруги логічної 1 відмикається
перехід база-колектор транзистора VT1, що у свою чергу приводить до
відмикання транзистора VT2 появі на виході напруги логічної 1 в повній
відповідності з правилом дії логічного елементу І. МОП-варіант схеми
логічного елементу І приведений на рисунку 2.1, б. Тут, як і в попередніх
схемах, замість опору навантаження використовується МОП-транзистор з
відмикаючою напругою на затворі.
Рисунок 2.1 – Логічний елемент І на біполярних транзисторах (а), діаграми
напруги на його входах А, В та виході Q (б); елемент І, виконаний на багато
емітерному (в) і МОП-ТРАНЗІСТОРАХ (г)
2.2 Логічний елемент АБО
Логічне твердження «Якщо А або В істинно, тоді Q істинно»
записується так А+В=Q, де знак «+» є символ, що позначає операцію АБО.
Принципова схема двухвходового логічного елементу АБО в ТТЛ-виконанні
приведена на рисунку 2.2, а. Відповідно до правил логічного складання, якщо
на входах А і В діють сигнали логічних 0, переходи база-емітер транзисторів
VT1 і VT4 відкриті і через них протікає струм. При цьому, очевидно, через
переходи база-колектор в транзисторах VT1 і VT4 струм не протікає,
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 13
а
внаслідок чого закриті транзистори VT2 і VT3 і на їх загальному опорі в
ланцюзі емітерів R2 немає падіння напруги, тобто вихідний сигнал Q
відповідає логічному 0. Якщо на одному з входів А або В діє сигнал
позитивної полярності, відповідний логічній 1, то відбуваються замикання
переходу база-емітер транзистора VT1 (або VT4) і відмикання переходу база-
колектор. Це приводить до відмикання транзистора VT2 (або VT3 і появі на
резисторі R2 – на виході Q – майже повної напруги джерела живлення (за
вирахуванням падіння напруги в декілька десятих доль вольта на повністю
відкритому транзисторі VT2 або VT3). При подачі сигналу 1 на обидва входи
А і В відкриваються і обидва вихідних транзистора VT2 і VT3, що приводить
до деякого збільшення напруги на виході Q. Таким чином, розглянута
електронна схема виконує логічне складання АБО.[8-10]
Рисунок 2.2 – Логічний елемент АБО, виконаний на біполярних (а) і МОП-
транзисторах (б)
Логічний елемент АБО на МОП-транзисторах може бути виконаний по
схемі, приведеній на рисунку 2.2, б. У цій схемі транзистори VT1 і VT2
включаються при подачі на їх затвори позитивної напруги логічної 1 і
вимикаються, якщо діє напруга логічного 0. Транзистор VT3
використовується замість резистора і постійно відкритий, що приводить до
споживання енергії живлення, у той час коли відкриті транзистори VT1 і
VT2.
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 14
а
2.3 Логічний елемент НЕ
Це операція застосовується у випадках, коли потрібно мати протилежні
значення змінної. Протилежне значення змінної називається доповненням
цієї змінної. Символічно для НЕ воно позначається межею над відповідною
змінною величиною: А=Q.
У простому випадку елемент НЕ інвертор – може бути виконаний на
біполярному (або польовому) транзисторі із загальним емітером
(рисунок 2.3, а). Коли на вході А діє сигнал 0, транзистор VT струму не
проводить і напруга на виході Q максимально, практично рівно напрузі
джерела живлення і відповідає сигналу 1. Якщо на вході діє позитивна
напруга, відповідна сигналу 1, транзистор VT (n-p-n-типу) відмикається,
переходить в режим насичення і напруга на виході Q знижується до рівня
0,1-0,3 В, відповідно сигналу 0. Таким чином, схема інвертує вхідний сигнал.
У розглянутої схеми НЕ багато недоліків: мала швидкодія і здатність
навантаження, вельми низька перешкодостійкість. Тому на практиці
використовують складніші схеми. Зокрема, на рисунку 2.3, б приведена
схема інвертора сімейства ТТЛ на основі багато емітерного транзистора VT1.
При напрузі логічного 0 на вході А створюються умови для протікання
струму в транзисторі VT1 тільки в ланцюзі переходу емітер-база (на
рисунку 2.3, б вказані два паралельно сполучених емітера, таких, що
працюють як один), а перехід колектор-база закритий, унаслідок чого немає
струму в ланцюзі бази транзистора VT2 і він замкнутий. При цьому на його
колекторі є напруга, близька до напруги джерела живлення. Ця напруга діє
на базу транзистора VT3, що приводить до його повного відмикання. В той
же час транзистор VT4 замкнутий, оскільки на його базу не подається ніякої
напруги, оскільки транзистор VT2 закритий, струм через нього не проходить
і на резисторі R2 немає напруги (яка могла б відкрити транзистор VT4).
Таким чином, оскільки транзистор VT3 відкритий, а VT4 закритий, на виході
Q діє позитивна напруга, близька до напруги джерела живлення, що
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 15
а
відповідає логічній 1. Якщо на вхід А подається напруга логічної 1, то
перехід емітер-база транзистора VT1 закривається, але створюються умови
для протікання струму через його перехід колектор-база і тим самим для
протікання струму через базу транзистора VT2, що приводить до його
відмикання і переходу в режим насичення. При цьому транзистор VT3
закривається (оскільки на колекторі VT2 діє дуже низька напруга), а
транзистор VT4 відмикається, оскільки на його базу подається з резистора R2
напруга в позитивній полярності. Таким чином, через малий опір відкритого
транзистора VT4 вихід з'єднується із загальною шиною «землею» і напруга
на нім виявляється майже нульовою і схема працює як інвертор. Діод VD,
включений на вхід А, захищає схему від перевантаження по входу.
Істотно підвищити швидкодію інвертора і понизити витрату енергії
живлення дозволяє застосування діодів. Шотки, що включаються паралельно
переходу колектор-база біполярного транзистора (рисунок 2.3, в). Таке
з'єднання називається транзистором Шотки і позначається в електронних
схемах, як показано на рисунку 2.3. Середній час затримки сигналів в
логічних елементах ТТЛШ порядку 1,5 нс при середній споживаній
потужності близько 20 мВт на один логічний елемент.
Застосування МОП – транзисторів дозволяє майже в 10 разів збільшити
число активних елементів на кристалі інтегральної мікросхеми і більш ніж в
103 раз зменшити споживання енергії живлення в порівнянні з біполярними
транзисторами. Проте майже в 10 – 20 разів зменшується швидкодія (в першу
чергу, із-за великих ємкостей на вході і виході транзисторів і дуже високих
вхідних опорів).
Інвертор на МОП – транзисторах з n-каналами може бути виконаний по
схемі, приведеній на рисунок 2.4, а. Транзистор VT1, на затвор якого
подається напруга у відмикаючій полярності, виконує роль резистора (опір
якого може бути зроблене будь-яким – в межах від сотень омів до сотень
кілоомів – залежно від технології виготовлення і напруги на затворі). Якщо
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 16
а
на вході А діє сигнал 0, то транзистор VT2 закритий і напруга на виході Q
практично рівна напрузі джерела живлення, тобто відповідає напрузі логічної
1. Коли на вхід А діє позитивна напруга, відповідна напрузі логічної 1, то
транзистор VT2 відкривається (його опір при цьому складає всього 300 –
500Ом) і напруга на виході Q стає вельми малою (десяті долі-одиниці вольт),
що відповідає логічному 0. Істотне підвищення швидкодії (і зниження
споживання енергії живлення) досягається при використанні
компліментарної пари КМОП – транзисторів.[11-12]
Схема КМОП – інвертора приведена на рисунок 2.4, б. Якщо на вході А
схеми діє напруга логічного нуля, то транзистор VT1, що має р – канал,
повністю відкритий, оскільки його затвор при цьому сполучений із загальним
дротом і тому на нього подається напруга у відмикаючій полярності щодо
витоку, сполученого з плюсом джерела живлення. Транзистор VT2, що має n-
канал, замкнутий, унаслідок чого напруга на виході Q максимальна і
відповідає напрузі логічної 1. Коли на вхід А подається позитивна напруга
логічної 1, то транзистор VT1 закривається, а транзистор VT2 повністю
відмикається, унаслідок чого напруга на вході Q стає нульовою. Швидкодія
цієї схеми в порівнянні з попередньою істотно збільшується завдяки тому,
що заряд-перезаряд паразитних ємкостей відбувається через вельми малі
опори повністю відкритих транзисторів VT1 і VT2. Споживання енергії
живлення знижується до рівня десятих доль мікровата на один елемент тому,
що схема споживає струм, по суті, тільки під час перемикання, коли один
транзистор відкривається, інший закривається. У решту часу — при 0 або 1
— завжди один з транзисторів закритий і струм від джерела живлення не
споживається.
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 17
а
Рисунок 2.3 – Логічний елемент НЕ, виконаний на звичайному
біполярному транзисторі (а); багато емітерному транзисторі з додатковим
підсилювачем (б); транзистор Шотки і його умовне графічне зображення в
електронних схемах (в)
Рисунок 2.4 – Логічний елемент НЕ, виконаний на МОП – транзисторах з n-
каналом (а), компліментарній парі КМОП – транзисторів з n- і р –
каналами (б)
2.4 Логічний елемент І-НЕ
Більш універсальний елемент І-НЕ, що дозволяє одночасно з операцією
логічного множення виконати і заперечення, тим більше що в більшості
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 18
а
випадків це не ускладнює схеми. Наприклад, на рисунку 2.5, а приведений
МОП – варіант схеми логічного елементу І-НЕ. Транзистор VT1
використовується замість опору навантаження і постійно відкритий, бо на
його затвор подається напруга у відмикаючій полярності. Якщо на затвори
транзисторів VT2 і VT3 подана напруга логічного 0, то вони замкнуті, струму
не проводять і на виході Q діє майже повна напруга живлення, тобто напруга
логічної 1. Якщо подається напруга логічної 1 тільки на один з входів А або
В, то стан схеми не змінюється і напруга на виході залишається незмінною.
Проте, якщо на обидва входи діє напруга логічної 1, то обидва транзистори
VT2 і VT3 відмикаються, їх внутрішній опір зменшується (до 500 – 1000Ом) і
напруга на виході Q також стає вельми малою, тобто на виході діє логічний 0
– в повній відповідності з таблицею істинності І-НЕ.
Недолік схеми – при подачі на входи A і В одночасно напруги логічних
1 схема споживає струм від джерела живлення. Якщо ж елемент І-НЕ
виконаний на КМОП – транзисторах, то цього не відбувається. Зокрема, на
рисунку 2.5, б дається схема подібного елементу. Транзистори VT1 і VT2
мають р – канали, внаслідок чого, коли на їх затворах (входах A, В) діють
сигнали логічних 0, вони повністю відкриті і на виході Q є позитивна напруга
логічної 1. При цьому транзистори VT3 і VT4 повністю замкнуті, бо мають n-
канали. Коли на обидва входи A, В одночасно діє позитивна напруга
логічних 1, транзистори VT1 і VT2 закриваються і напруга з виходу Q
знімається. При цьому транзистори VT3 і VT4 відмикаються і вихід
виявляється сполученим із загальним дротом через малий опір (500 –
1000Ом). Якщо на одному з входів діє напруга логічного 0, а на іншому –
напруга логічної 1, то один з транзисторів з р – каналом (VT1 або VT2)
закривається, але інший залишається відкритим, і оскільки вони включені
паралельно, на виході залишається напруга логічної 1. При цьому один з
транзисторів з n-каналом (VT3 або VT4) виявляється відкритим; інший –
закритим, і, оскільки вони включені послідовно, шунтування виходу Q малим
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 19
а
опором не відбувається і напруга на виході виявляється високою. Таким
чином, сама схема струму не споживає (хіба що в ті миті, коли відбувається
процес її перемикання – але це, в середньому, долі мікровата). ТТЛ – варіант
схеми логічного елементу І-НЕ даний на рисунку 2.5, в. З розгляду рисунка
цілком очевидно, що схема є стандартним елементом І, до якого доданий
вихідний стандартний підсилювач – від інвертора. Умовні зображення
логічного елементу І-НЕ представлені на рисунку 2.5, г.
Рисунок 2.5 – Логічний елемент І-НЕ, виконаний на МОП –
транзисторах з n - каналами (а), багатоемітерному біполярному транзисторі і
додатковому підсилювачі (б), комплементарних МОП - транзисторах (в) і
умовні графічні позначення елементів АБО-НЕ і І-НЕ в електронних схемах
(г).
2.5 Логічні елементи АБО-НЕ
Змінивши схему логічного елементу АБО на МОП – транзисторах
можливо отримати новий, більш універсальний елемент АБО-НЕ, що
здійснює одночасно з логічним складанням АБО і логічне заперечення
(інверсію) НЕ. На рисунку 2.6, а приведена така схема логічного елементу
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 20
а
АБО-НЕ. При сигналах логічного 0 на входах А і В транзистори VT2 і VT3
замкнуті, а оскільки транзистор VT1 постійно відкритий і грає роль опору
навантаження, то на виході Q діє позитивна напруга логічної 1. Якщо на
одному з входів А або В (або одночасно на двох) діє позитивна напруга,
відповідна логічній 1, то транзистор VT2 або VT3 або обидва разом
виявляються відкритими і напруга на виході Q знижується до декількох
десятих доль-одиниць вольт, тобто до рівня напруги логічного 0.[13-15]
б
Рисунок 2.6 – Логічні елементи АБО-НЕ, виконані на біполярних
транзисторах (а), МОП - транзисторах з n-каналами (б), компліментарних
парах КМОП - транзисторів (в).
Істотно понизити споживання енергії живлення і збільшити швидкодію
дозволяє використання КМОП - транзисторів. Зокрема, на рисунку 2.6, б
приведена схема такого вигляду. Транзистори VT1 і VT2 мають р - канали і
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 21
а
відкриваються, якщо на їх затвори подається напруга логічного 0 (оскільки
на їх затвори, сполучені з плюсом джерела живлення, подається негативна
напруга у відмикаючій полярності). При цьому транзистори VT3 і VT4, що
мають n-канали, виявляються замкнутими і напруга на виході Q близько до
напруги джерела живлення, тобто до напруги логічної 1. Якщо хоч би на
одному з входів діє напруга логічної 1, то один з транзисторів VT1 або VT2
закривається, а оскільки вони сполучені послідовно, схема відключається від
джерела живлення і на виході Q напруга рівна 0. На додаток до цього
відкривається один з транзисторів VT3 або VT4 (включених паралельно) і
вихід з'єднується із загальним дротом через вельми малий опір 100 – 300Ом.
Таким чином, елемент діє в повній відповідності з таблицею істинності АБО-
НЕ. Слід зазначити, що схема надзвичайно економічна і споживає струм
тільки в дуже короткі миті, під час перемикання, коли одні транзистори
відкриваються, а інші ще не встигли закритися.
ТТЛ – варіант конструктивного виконання схеми АБО-НЕ на
біполярних транзисторах приведений на рисунку 2.6,в. З розгляду малюнка
видно, що схема об'єднує в собі двох вхідний елемент АБО (рис. 6, а) і
інвертор НЕ (див. рис. 4, б). Якщо на входах А і В діє напруга логічних 0, то
переходи база-емітер транзисторів VT1 і VT4 відкриті і через них протікає
струм, минувши переходи база-колектор. Внаслідок цього замкнуті
транзистори VT2 і VT3. Тому на базу транзистора VT5 через резистор R4
подається напруга живлення, що повністю його відмикає, внаслідок чого на
вихід Q поступає позитивна напруга, відповідна логічній 1. Транзистор VT6,
включений паралельно виходу Q, при цьому замкнутий і струму не
проводить, бо на його базу не подається напруга (з резистора R2). Якщо хоч
би на одному з входів А або В діє напруга логічної 1, один з транзисторів
VT2 або VT3, що підсумовують, відмикається, напруга в точці з'єднання їх
колекторів різко падає, що приводить до замикання транзистора VT5 і на вхід
перестає поступати позитивна напруга. При цьому виявляється відкритим
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 22
а
транзистор VT6 що шунтує своїм малим опором вихід, оскільки на його базу
починає подаватися напруга, що знімається з резистора R2, включеного в
ланцюг емітерів транзисторів VT2, що підсумовують, VT3 (один з яких
проводить струм).[16]
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 23
а
3 ДОДАВАННЯ ЧИСЕЛ НА ДВІЙКОВИХ СУМАТОРАХ
3.1 Додавання чисел, представлених у формі з фіксованою точкою
на двійкових суматорах.
Розглянемо декілька видів двійкових суматорів:
Двійковий суматор прямого коду (ДСПК) — суматор, в якому
відсутній ланцюг порозрядного перенесення між старшим цифровим і
знаковим розрядами. На ДСПК можна складати лише числа, що мають
однакові знаки, тобто такий суматор не може виконувати операцію складання
алгебри. Насправді, нехай задані операнди
[A]np = SgAala2...an, [B] np = SgB,b1b2...bn,
де SgA, SgB — відповідно вміст знакових розрядів зображень для А і В
(символ походить від англійського слова sign — знак); аі,bі — цифрові
розряди зображень.
Якщо SgA = SgB то сума чисел матиме знак будь-якого з доданків, а
цифрова частина результату вийде після складання цифрових частин
операндів.
При складанні чисел на ДСПК можливий випадок, коли абсолютне
значення суми операндів перевищує одиницю. Тоді має місце
переповнювання розрядної сітки автомата. Ознака переповнення наявність
одиниці переносу із старшого розряду цифрової частини суматора. У цьому
випадку повинен вироблятися сигнал переповнювання ∮= 1, по якому
відбувають автоматична остановка машини і коректування масштабних
коефіцієнтів з таким розрахунком, щоб уникнути появи переповнення.
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 24
а
Рисунок 3.1 – Структурна схема двійкових суматорів на n розрядів
Двійковий суматор додаткового коду (ДСДК) — суматор, що оперує
зображеннями чисел в додатковому коді. Характерна особливість ДСДК —
наявність ланцюга порозрядного перенесення із старшого розряду цифрової
частини в знаковий розряд (рисунок 4.3, б). Визначимо правила складання
чисел на ДСДК.
Теорема. Сума додаткового коду чисел є додатковий код результату.
Доказ. Припустимо, що числа представлені у формі з фіксованою
точкою, що стоїть перед старшим розрядом. Розгляним можливі випадки.
1) А>0, В>0, А+в< 1.
Оскільки [A]В=А, [В]Д=В, то [A]Д+[В]Д=А+В=[А+В]Д — результат
позитивний.
2) А<0, В>0 |A|>В.
Тут [A]Д=А+g, [В]Д=В. Тоді [A]Д+[В]Д =А+В+g — результат
негативний.
3)А<0, В>0 \А\<В.
Тут [А]Д=А+g, [В]Д =В + g. Тоді [А]Д + [В]Д =А+В+g. Оскільки
значення цієї суми більше g, то з'являється одиниця перенесення із знакового
розряду, що рівно сильно вилученню з суми g одиниць, тобто результат
рівний [А]Д + [В]Д =А+В,
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 25
а
4) А<0, В<0 |А+В|<1.
Тут [А]Д = А+g [В]Д =В + g. Тоді [А]Д + [В]Д = А + В + g +g =[А+B]Д —
результат негативний (тут з'являється одиниця перенесення із знакового
розряду). Таким чином, теорема справедлива для всіх випадків, в яких не
виникає переповнювання розрядної сітки, що дозволяє складати автоматні
зображення чисел по правилах двійкової арифметики не розділяючи знакову і
цифрову частини зображень.
Двійковий суматор зворотного коду (ДСЗК) — суматор, керуючий
зображеннями чисел в зворотному коді. Характерна особливість ДСОК —
наявність ланцюга кола, або циклічного, перенесення із знакового розряду в
молодший розряд цифрової частини.
Визначимо правила складання чисел на ДСЗК-
Теорема. Сума зворотних кодів чисел є зворотний код результату.
Доказ. Розглянемо слідкуючі основні випадки:
1) А>0, В>0,А+В<1. Тоді [А]о6+[В]о6=А+В=[А + В]о6.
2) А<0, В>0 \А\>В. Тут [А]о6=g-g-n+A, [В]0б=В.
Тоді [А]об + [В]об = a — а-n + А + B =[А + В]о6, оскільки результат
негативний(від’ємний).
3) А<0, В>0 |А|<В. Тут [А]об = g-g-n + А.
Тоді [A]об+[В]об = g-g-n + А+B. Оскільки [Аo6 + [В]0б додатння, то права
частина цього виразу стає більш g, що викликає появу одиниці перенесення із
знакового розряду. Оскільки в ДСОК існує ланцюг перенесення із знакового
розряду в молодший розряд (величина перенесення із знакового розряду
рівна g — g-n, то [A]06+[В]о6 = [A + B]0б результат позитивний.
4)A<0, B<0 |А+В|<1. Тут [A]0б = a-a-n + А, [В]об = g-g-n+В.
Отже [А]об +[B]об=g — g-n+A=B. Тут з’являється одиниця перенесення
із знакового розряду, що рівносильна вилученню з суми величини а — а-n,
тобто [А]об + [В]0б = [А + В]о6.
5) |А|=B,A<0, В>0. Тоді [A]0б=g-g-n+A.
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 26
а
Отже [А]об +[B]об=g — g-n+A+B=g-g-n — результат вказує на те, що
сума дорівнює нулю (отримаємо одне із зображень нуля в зворотному коді).
Надалі для спрощення запису передача циклічного перенесення
здійснюватиметься відразу при отриманні результату і окремо фіксуватися не
буде.
3.2 Методи прискорення операції додавання
Зменшити час на виконання операції додавання можна різними
шляхами. Ідея, лежача в основі багатьох методів прискорення Операції
складання, полягає в тому, що здійснюється по шагове отримання умовних
сум і перенесень з подальшою їх роздільною обробкою. Найбільший ефект
метода роздільної обробки умовних сум і перенесень дають при паралельній
або послідовно-паралельній обробці розрядів. Покажемо цю ідею на прикладі
складання чисел А до В
А= 0011110100111010
+
В= 1001001101001101
1-й такт С'= 1010111001110111 умовна сума
+
п'= 0010001000010000 перенесень
2-й такт С"= 1000110001100111
+
п"= 0100010000100000
3-й такт С"'= 1100100001000111
+
п"' = 0000100001000000
4-й такт CIV= 1100000000000111
+
nIV= 0001000010000000
С 1101000010000111 результат
0000000000000000 перенесення
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 27
а
Весь процес складання пройшов за п'ять тактів. Ознака отримання
результату — нульові значення порозрядних перенесень. Метод роздільного
складання умовних сум і перенесень свого часу послужив поштовхом для
створення спеціальних суматорів з крізним перенесенням, в яких досягається
істотне скорочення часу за рахунок видалення етапів передачі перенесень
через розряди, в яких умовна сума дорівнює одиниці. Цей метод був вперше
широко використаний в ЕОМ БЕСМ-6.
Метод може бути вдосконалений, якщо використовувати наступний
прийом. Для кожного розряду операндів, що складаються, обчислюються дві
пари сум і перенесень: одна — в припущенні, що перенесення, що вноситься
до даного розряду, дорівнює нулю (умова а), інша пара — в припущенні, що
перенесення, що вноситься до даного розряду, дорівнює одиниці (умова в).
Винятком являється нульовий розряд, в якому перенесення рівне тільки
нулю.
Для першого такту умовні суми і перенесення обчислюються для всіх
розрядів.
У другому такті умовні суми і перенесення визначаються для пар
сусідніх розрядів (0 і 1, 2 і 3 і т. д.) за умов а і β
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 28
а
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 Номер розряду
0011110100111010
1001001101001101
1 такт 1010111001110111 с0 сума і перенесення
0001000100001000 п0 при умові а
010100011000100 с' сума і перенесення
101111110111111 п' при умові β
2 такт 1001110101110111
0 1 0 1 0 0 1 0
01100010100010
1 0 1 0 0 1 1
3 такт 1001000110000111
0 0 0 1
1101000100
1 1 1
4 такт 1101000010000111
0 1
1101000
0
5 такт 1101000010000111 Результат
Розглянемо пару сусідніх розрядів 0 і 1. У другому такті вхід у верхню
половину першого розряду знаходимо наступним чином: якщо другий вхід
нульового розряду дорівнює 0, тобто п0
1=0, то верхня половина першого
розряду ідентична верхній половині першого такту; якщо ж п0
1=1, то верхня
половина першого розряду ідентична нижній половині першого такту. У
результаті перетворення
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 29
а
Аналогічним чином для 2-ої і 3-ої пар розрядів:
і так далі
У наступному такті вже перетворяться четвірки розрядів (наприклад, для
перших чотирьох розрядів):
або для іншої четвірки (4—7-й розряди):
В результаті з'являється можливість весь процес сумувань реалізувати на
схемах типу І, АБО, НЕ.
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 30
а
4 РОЗРОБКА МАТЕМАТИЧНОЇ ТА ЛОГІЧНОЇ МОДЕЛІ БЛОКУ
ДОДАВАННЯ СПЕЦІАЛІЗОВАНОГОМАТЕМАТИЧНОГО
СПІВПРОЦЕСОРА
4.1 Постановка задачі
Дана робота є експериментальною розробкою по проектуванню
пристрою призначеного для додавання чисел на двійковому суматорі
методом зсуву вправо.
Постановка задачі: спроектований пристрій повинен мати 2 входи і 1
вихід. На входи подаються операнди, а на виході отримується результат.
На входи подаються числа у вигляді машинних кодів типу
WORD(натуральні числа 1 байт), INTEGER (натуральні числа 2 байт), REAL
(дійсні числа 2 байти), EXTENDED (дійсні числа 4 байти). Аналогічні коди
повинні отримуватись на виході пристрою.
Пристрій повинен бути спроектований на основі базових логічних
елементів:
 2І(кон’юктор з 2 входами), 2АБО(диз’юнктор з 2 входами),
НЕ(інвертор).
 2І(кон’юктор з 2 входами), НЕ(інвертор).
 2АБО(диз’юнктор з 2 входами), НЕ(інвертор).
 2АБО- НЕ(диз’юнктор з інвертором).
 2І- НЕ(кон’юктор з інвертором).
При розробці даного пристрою будується спочатку математична
модель, яка тестується в обов’язковому порядку на наявність помилок та
допустимих похибок при розрахунках.
На основі математичної моделі будується логічна модель, в якій
використовується лише ті логічні операції, які можуть бути замінені
заданими логічними елементами згідно технічного завдання.
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 31
а
Логічна модель заміняється цифровою логічною схемою. Реалізація
логічної моделі повинна бути виконана в 5 варіантах згідно технічного
завдання.
4.2 Аналіз операції додавання, на основі якої працює пристрій
Операція додавання виконується в десятковій позиційній системі за
допомогою таблиці додавання в стовпчик із зсувом кожного розряду вліво а
потім наступним додаванням цих розрядів.
Нехай потрібно додати два числа в десятковій позиційній системі
числення:
213410+1410=
2 1 3 4
+
1 4
2 1 4 8
Рисунок 4.1 – Додавання чисел в десятковій позиційній системі числення
Аналогічно виконується додавання в двійковій позиційній системі.
Фактично, додавання в двійковій позиційній системі зводиться лише до
порозрядного додавання доданків.
Нехай потрібно додати 2 числа в двійковій позиційній системі числення:
213410+1410=
213410=1000010101102
1410=11102
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 32
а
1 0 0 0 0 1 0 1 0 1 1 0
+
0 0 0 0 0 0 0 0 1 1 1 0
1 1 1
1 1 1
1 1 1
1 1 1
1 1 1
0 0 0 0 1 1 1 1 1 1 1 0
1 1 1 0 1 2 2 3 2 3 3 2 1
1 1 1 0 1 0 0 1 0 1 1 0 1 0 0
16384 8192 4096 2048 1024 512 256 128 64 32 16 8 4 2 1
16384 8192 4096 0 1024 0 0 128 0 32 16 0 4 0 0
Рисунок 4.2 – Додавання чисел в двійковій позиційній системі числення
Якщо порівняти результати обчислення в двійковій позиційній системі
числення і десятковій позиційній системі числення, виявляється тенденція,
що результати в двійковій позиційній системі будуть завжди меншими ніж в
десятковій позиційній системі. Це пов’язано з тим, що при переводі числа з
десяткової в двійкову позиційну систему частина дробової частини
втрачається.
4.3 Побудова математичної та логічної моделі пристрою
При розробці математичної моделі за основу взято метод отримання
результату додавання із зсувом вправо.
Враховано такі особливості, які сприяють поліпшенню моделі і
інтеграції її для подальшого використання як основи логічної моделі:
1. Моделі розроблені для вирішення всього спектру задач, пов’язаних із
додаванням чисел на суматорі. Розроблена одна універсальна модель,
яка дає можливість працювати з усіма типами машинних кодів.
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 33
а
2. В зв’язку з складністю моделі для її розробки взято середовище
Microsoft Excel. Це дало змогу оперативно контролювати модель на
наявність помилок.
3. Складність моделі призвела до того, що вона була розбита на блоки , а
блоки розбиті на модулі. Це дало можливість спростити розрахунки,
оперативно модифікувати модель без зміни її структури.
4. Для перевірки правильності роботи моделі були введені додаткові
блоки, роль яких оперативно контролювати допустиму похибку моделі
та можливі помилки які виникають в процесі розробки.
5. При розробці моделі були використані лише ті математичні операції,
які мають свої аналоги в логікі, щоб прискорити процес побудови
логічної моделі.
6. Якщо в середовищі Excel були відсутні деякі математичні операції,
використовувався режим емуляції цих операцій.
7. В моделі заборонено використання циклічних змилок, цикли повинні
бути замінені послідовним повторенням дій.
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 34
а
Математична модель повинна мати наступну структуру, яка зображена
на рисунку 4.3.
Рисунок 4.3 – Структурна схема пристрою
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 35
а
4.3.1 Блок переводу чисел з десяткової в двійкову ПСЧ
Даний блок є додатковий і призначений для того, щоб переводити
дійсні числа з десяткової в двійкову позиційну систему числення по методу
остач. Для спрощення побудови моделі числа в двійковій системі розміщенні
не в одній клітинці, а в кожній клітинці побітово по одній цифрі. Це дає
можливість будувати модель, де обробляється кожний біт, а не число
повністю.
Задане число розбивається на цілу і дробову частину.
Рисунок 4.4 – Структурна схема блоку
Таблиця 4.1 – Розбиття дійсного числа на цілу і дробову частини
Розташува Реалізація в
Реалізація в
ння логічній Зміст дії
математичній моделі
клітинки моделі
А2 =ЦІЛЕ(ABS(A1)) - Отримання цілої частини числа
А3 =ABS(A1)-A2 - Отримання дробової частини числа
Ціла частина потрібна для переведення числа методом остачі від
ділення на 2, а дробова частина – для переведення числа методом остачі від
множення на 2.
В математиці даний процес виконується в стовпчик зверху вниз. Для
простоти моделі даний процес зображено на моделі в рядок справа наліво.
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 36
а
Таблиця 4.2 – Переведення цілої і дробової частини з десяткової в
двійкову ПСЧ
Реалізація в
Розташування Реалізація в
логічній Зміст дії
клітинки математичній моделі
моделі
Отримання першого числа цілої
АК2 =A2 -
частини
Отримання наступного числа
цілої частини шляхом ділення
АJ2 =ЦІЛЕ(AK2/2) -
націло, поки число не стане
рівним 0
Отримання першого дробового
АL2 =A3*2 - числа дробової частини шляхом
множення
Отримання бінарного біта цілої
AK3 =ЗАЛИШОК(AK2;2) -
частини числа
Отримання наступного числа
AM2 =(AL2-AL3)*2 - дробової частини шляхом
множення
Отримання бінарного біта
АL3 =ЦІЛЕ(AL2) -
дробової частини числа
Дані операції виконуються для кожного біта числа в двійкову
позиційну систему чисел .
Таблиця 4.3 – Результат переведення цілої і дробової частини з
десяткової в двійкову позиційну систему числення
1 1
1 0 9 8 7 6 5 4 3 2 1 0 -1 -2 -3 -4 -5 -6 -7 -8
1 2 4 8 1 3 6 13 26 53 106 213 1,1 0,2 0,4 0,9 1,9 1,8 1,6 1,3
6 3 6 3 6 3 7 4 2 4 8 6 2 4 8 6
1 0 0 0 0 1 0 1 0 1 1 0 1 0 0 0 1 1 1 1
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 37
а
4.3.2 Блок утворення коду типу Extended
Даний блок призначений для перетворення чисел з двійкової
позиційної системи числення з фіксованою точкою в двійкову позиційну
систему числення з плаваючою точкою і формуванні на його основі
машинного коду типу Extended. Число з плаваючою точкою складається з 2
частин: мантиси і порядку. Мантиса починається з першої лівої одиниці
числа і має не менше 23 цифр. Вважається, що кома стоїть перед цією
одиницею. Порядок показує на скільки знаків в порівнянні з числом, з
фіксованою точкою була зсунута кома. Технологія перетворенні числа
полягає у відслідковуванні першої цифри мантиси, якщо вона дорівнює 0, то
даний нуль убирається з мантиси (зсув вліво). При цьому значення порядку
зменшується на 1. Дана операція виконується до того моменту, поки перша
цифра мантиси не стане рівне 1.
Машинний код типу Extended формується на основі числа з плаваючою
точкою і має розмір 32 біт. Перший біт – знак порядку (0, якщо знак „+”, 1,
якщо „-”). Біти з 2 по 8 вказують на порядок числа в 2 системі. Якщо цифр
менше чим 7 нулі дописуються зліва до семи цифр для повного заповнення
бітів. 9 біт – знак числа (0, якщо знак „+”, 1, якщо „-”). Біти з 10 по 32 –
мантиса числа. Якщо цифр менше, чим 23, для повного заповнення нулі
дописуються справа. Виходячи з даних міркувань, даний блок повинен
включати в себе внутрішні блоки: блок мантиси і блок порядку, які
працюють синхронно
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 38
а
Рисунок 4.5 – Структурна схема блоку
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 39
а
Таблиця 4.4 – Опис дій в блоці
Розташува
Реалізація в Реалізація в
ння Зміст дії
математичній моделі логічній моделі
клітинки
=ЯКЩО(ABS(A1)>1;0; Отримання знаку порядку
Е8 =И(1;E8)
1)
D3 =ЯКЩО(A1>0;0;1)) - Отримання знаку мантиси
У випадку, якщо 10 біт
буде дорівнювати 1,
додатковий
=ИЛИ(И(НЕ(N8);TR
L9 =ЯКЩО(N8=0;1;0) модифікований код стане
UE);И(N8;FALSE))
0000000, в результаті чого
значення порядку не
зміниться
Додавання старшого біта
К10 =ЯКЩО(L11<2;0;1) =И(L9;L10) - в 2 ПСЧ в попередньому
розряді
=ИЛИ(И(L9;НЕ(L10) Додавання меншого біта в
);И(НЕ(L9);L10)) 2 ПСЧ
=ИЛИ(И(ИЛИ(И(НЕ(
L11
=СУММ(L8:L10) K9);K10);И(K9;НЕ(K
L12
=ЗАЛИШОК(L11;2) 10)));НЕ(K11));И(НЕ(
ИЛИ(И(НЕ(K9);K10);
И(K9;НЕ(K10))));K11
))
Операція зсуву вліво,
=ЯКЩО($N8=0;O8;N8 =ИЛИ(И(НЕ($N8);O8 поки перша значуща 1
N12
) );И($N8;N8))) мантиси не встала в біт
№10
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 40
а
В цілому весь процес в математичній моделі в даному блоці має такий
вигляд:
Таблиця 4.5 – Зовнішній вигляд блоку в математичній моделі
22 21 20 19 18 17 16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23
0 0 0 1 0 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0
1 1 1 1 1 1 1 0
1 1 1 1 1 1 0
2 2 3 2 3 3 2 0
0 0 0 1 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0
1 1 1 1 1 1 1 0
1 1 1 1 1 0 0
2 2 3 2 3 2 1 0
0 0 0 1 0 1 0 1 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0
1 1 1 1 1 1 1 0
1 1 1 1 1 1 0
2 2 3 2 3 2 2 0
0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1
Таблиця 4.6 – Зовнішній вигляд блоку в логічній моделі
22 21 20 19 18 17 16 15
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17
0 0 0 1 0 1 1 1 FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE
FALSE FALSE FALSE TRUE FALSE TRUE TRUE TRUE
TRUE TRUE TRUE TRUE TRUE TRUE TRUE FALSE
TRUE TRUE TRUE TRUE TRUE TRUE FALSE
FALSE FALSE FALSE TRUE FALSE TRUE TRUE FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE
TRUE TRUE TRUE TRUE TRUE TRUE TRUE FALSE
TRUE TRUE TRUE TRUE TRUE FALSE FALSE
FALSE FALSE FALSE TRUE FALSE TRUE FALSE TRUE FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE
TRUE TRUE TRUE TRUE TRUE TRUE TRUE FALSE
TRUE TRUE TRUE TRUE TRUE TRUE FALSE
FALSE FALSE FALSE TRUE FALSE TRUE FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE
Дані модулі реалізуються в цифровій логічній схемі. Побудованому з
ЛЕ «І АБО НЕ» процес виглядає наступним чином.
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 41
а
Рисунок 4.6 – Клітинка Е8
Рисунок 4.7 – Клітинка L9
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 42
а
Рисунок 4.8 – Клітинка L11
В схематичному варіанті, побудованому з ЛЕ «АБО-НЕ» процес
виглядає так:
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 43
а
Рисунок 4.9 – Клітинка Е8
Рисунок 4.10 – Клітинка L9
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 44
а
Рисунок 4.11 – Клітинка L11
4.3.3 Блок суматора для додавання чисел
Даний блок включає в себе два незалежні блоки: блок для обчислення
порядку добутку, блок для обчислення мантиси добутку.
4.3.3.1 Блок для підрахунку порядку добутку
Даний блок призначений для того, щоб додати в додатковому
внутрісуматорному коді з фіксованою точкою на 9-розрядній сітці порядок
множеного до порядку множника і результат перевести в машинний код.
Даний блок виконує 3 дії: спочатку він перетворює порядки множників із
машинного коду в внутрісуматорний додатковий модифікований код. На
наступному етапі він додає на суматорі до коду множеного код множника.
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 45
а
Результатом дії є порядок добутку у внутрішньо суматорному додатковому
модифікованому коді.
На наступному етапі на основі додаткового коду створюється
машинний код порядку добутку.
Рисунок 4.12 – Структурна схема блоку
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 46
а
4.3.3.1.1 Блок для створення внутрішньо суматорних додаткових
модифікованих кодів
Основною проблемою суматора є те, що він не вміє віднімати 2 числа.
Тому дія віднімання заміняється додаванням до 1 числа, оберненого до
другого. Дана дія може бути виконана в оберненому або в додатковому
модифікованому коді. Обернений код вимагає наявності ще одного проводу,
тому звичайно, перевага надається внутрішньо суматорному додатковому
модифікованому коду.
Початковими є перші 8 біт машинного коду. 1 біт автоматично
переписується у перший і другий біт. Два біти потрібно щоб, запобігти
переповненню розрядної сітки у випадку додавання, якщо в результаті 1 і 2
біт стане рівним «00», то результат додатній, «11» – від’ємний, «01» –
результат додатній, але переповнення розрядної сітки, «10» – результат
від’ємний, але переповнення розрядної сітки.
Біти з 2 по8 машинного коду переходять з 3 по 9 додаткового коду
послідовно. Якщо перший біт машинного коду дорівнює 0 то вони
переписуються напряму без змін. Якщо перший біт дорівнює 1 то їх спочатку
інвертують, а потім до 8 біта додається 1 з можливим збільшенням
розрядності.
Результатом дії блоку є 9 розрядний, додатковий модифікований код
множеного і множника.
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 47
а
Рисунок 4.13 – Структурна схема блоку
Таблиця 4.7 – Опис дій в блоці
Розташува
ння Реалізація в Реалізація в
клітинки математичній моделі логічній моделі Зміст дії
M327 =ЯКЩО($F326=1;ЯКЩО( =ИЛИ(И($F260;Н
M326=1;0;1);M326) Е(M260));И(НЕ($ Інверсія числа
F260);M260))
М328 =F326 =F260 Вразі переходу 1 в 0 біт,
вона додається до 10 біту
=И(M261;M262);
=ИЛИ(И(L263;ИЛ Додавання старшого біта в
L329 =ЯКЩО(M330>1;1;0) И(И(L261;НЕ(L26
2));И(НЕ(L261);L 2 ПСЧ в попередньому
262)));И(L261;L26 розряді
2))
=ИЛИ(И(НЕ(M26
1);M262);И(M261;
НЕ(M262)));
=ИЛИ(И(НЕ(L263
М330; =СУММ(M327:M329); );ИЛИ(И(НЕ(L261 Додавання меншого біта в
М331 =ЗАЛИШОК(M330;2) );L262);И(L261;Н 2 ПСЧ
Е(L262))));И(L263
;НЕ(ИЛИ(И(НЕ(L
261);L262);И(L26
1;НЕ(L262))))))
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 48
а
Таблиця 4.8 – Зовнішній вигляд блоку в математичній моделі
1 2 3 4 5 6 7 8 9
0 0 0 0 1 1 0 0
інверсія 0 0 0 0 0 1 1 0 0
0
0 0 0 0 0 0 0 0
0 0 0 0 0 1 1 0 0
1 порядок 0 0 0 0 0 1 1 0 0
Таблиця 4.9 – Зовнішній вигляд блоку в логічній моделі
1 2 3 4 5 6 7 8 9
FALSE FALSE FALSE FALSE TRUE TRUE FALSE FALSE
інверсія TRUE FALSE FALSE FALSE FALSE TRUE TRUE FALSE FALSE
FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE
FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE
1 порядок TRUE FALSE FALSE FALSE FALSE TRUE TRUE FALSE FALSE
Дані модулі реалізуються в цифровій логічній схемі. Побудованому з
ЛЕ «І АБО НЕ» процес виглядає так:
Рисунок 4.14 – Клітинка М327
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 49
а
Рисунок 4.15 – Клітинка М329
Рисунок 4.16 – Клітинка М330
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 50
а
В схематичному варіанті, побудованому з ЛЕ «АБО-НЕ» процес
виглядає так:
Рисунок 4.17 – Клітинка М327
Рисунок 4.18 – Клітинка М329
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 51
а
Рисунок 4.19 – Клітинка М330
4.3.3.1.2 Суматор порядку
Суматор порядку призначений для додавання порядку множеного до
порядку множника, і отримання як результату коду добутку даний пристрій
працює як звичайний суматор він побітово додає всі 9 розрядів по правилах
0+0=0, 0+1=1, 1+0=1, 1+1=10. В останньому випадку 1 іде в наступний біт.
Додаються як цифрові так і знакові біти підряд. Математична модель для
даного блоку була виконана в режимі емуляції, бо Microsoft Excel не вміє
виконувати арифметичні дії в 2 системі.
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 52
а
Рисунок 4.20 – Структурна схема блоку
Таблиця 4.10 – Опис дій в блоці
Розташува
ння Реалізація в Реалізація в логічній
математичній моделі моделі Зміст дії
клітинки
М342; =M332; =M264; Звернення на
М343 =M340 =M271 перше і друг число
=И(M273;M274); Додавання
=ИЛИ(И(L275;ИЛИ(И( старшого біта в 2
L344 =ЯКЩО(M345>1;1;0) L273;НЕ(L274));И(НЕ( ПСЧ в
L273);L274)));И(L273;L попередньому
274)) розряді
=И(M273;M274); Додавання
=ИЛИ(И(L275;ИЛИ(И( меншого біта в 2
L273;НЕ(L274));И(НЕ( ПСЧ
L273);L274)));И(L273;L
M345; =СУММ(M342:M344); 274));
M346 =ЗАЛИШОК(M345;2) =ИЛИ(И(НЕ(L275);ИЛ
И(И(НЕ(L273);L274);И(
L273;НЕ(L274))));И(L2
75;НЕ(ИЛИ(И(НЕ(L273
);L274);И(L273;НЕ(L27
4))))))
Таблиця 4.11 – Зовнішній вигляд блоку в математичній моделі.
1 порядок 0 0 0 0 0 1 1 0 0
2 порядок 0 0 0 0 0 0 1 0 0
0 0 0 0 1 1 0 0
0 0 0 0 1 2 2 0 0
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 53
а
Таблиця 4.12 – Зовнішній вигляд блоку в логічній моделі.
TRUE FALSE FALSE FALSE FALSE TRUE TRUE FALSE FALSE
TRUE FALSE FALSE FALSE FALSE FALSE TRUE FALSE FALSE
FALSE FALSE FALSE FALSE TRUE TRUE FALSE FALSE
FALSE FALSE FALSE FALSE TRUE FALSE FALSE FALSE FALSE
FALSE FALSE FALSE TRUE FALSE FALSE FALSE FALSE
Результатом дії даного блоку є внутрішньосуматорний додатковий
модифікований код, порядку добутку.
Дані модулі реалізуються в цифровій логічній схемі. Побудованому з
ЛЕ «І АБО НЕ» процес виглядає так:
Рисунок 4.21 – Клітинка L344
Рисунок 4.22 – Клітинка L345
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 54
а
Рисунок 4.23 – Клітинка L346
В схематичному варіанті, побудованому з ЛЕ « АБО-НЕ» процес
виглядає так:
Рисунок 4.24 – Клітинка L344
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 55
а
Рисунок 4.25 – Клітинка L345
Рисунок 4.26 – Клітинка L346
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 56
а
4.3.3.2 Блок для обчислення мантиси добутку
Даний блок включає в себе цілу групу які працюють синхронно: це
блок проміжної суми, блок множника, блок контрольного біта, блок залишку,
блок множеного.
Рисунок 4.36 – Структурна схема блоку
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 57
а
4.3.3.2.1 Блок додавання
Блок множеного це регістр об’ємом 23 біти, в якому зберігається
значення мантиси множеного до кінця процесу обчислення. Дане число
додається до значення проміжної суми у випадку коли значення
контрольного біта дорівнює 1
Рисунок 4.37 – Структурна схема блоку
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 58
а
Таблиця 4.16 – Опис дій в блоці
Розташува
ння Реалізація в Реалізація в Зміст дії
клітинки математичній моделі логічній моделі
У випадку, якщо 10 біт
буде дорівнювати 1,
AK 166 =ЯКЩО($BI208=1;AK2 =ИЛИ(И($BI165;AK$ додатковий
05;0) 162);И(НЕ($BI165);0) модифікований код стане
) 0000000, в результаті чого
значення порядку не
зміниться
=И(AK165;AK166) Додавання старшого біта в
=ИЛИ(И(AJ165;AJ16 2 ПСЧ в попередньому
AI,AJ 167 =ЯКЩО(AK211>1;1;0) 6);И(AJ167;ИЛИ(И(Н розряді
Е(AJ165);AJ166);И(A
J165;НЕ(AJ166)))))
=ИЛИ(И(НЕ(AK165); Додавання меншого біта в
AK166);И(AK165;НЕ 2 ПСЧ
(AK166)))
=ИЛИ(И(НЕ(AJ167);
AJ,AK 168 =СУММ(AK208:AK210) ИЛИ(И(НЕ(AJ165);A
=ЗАЛИШОК(AK211;2) J166);И(AJ165;НЕ(AJ
166))));И(AJ167;НЕ(
ИЛИ(И(НЕ(AJ165);A
J166);И(AJ165;НЕ(AJ
166))))))
Таблиця 4.17 – Зовнішній вигляд блоку в математичній моделі
Код множеного
22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
1 0 0 0 0 1 0 1 0 1 1 0 1 0 0 0 1 1 1 1 0 1 0
Блок проміжних сум
22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 59
а
Таблиця 4.18 – Зовнішній вигляд блоку в логічній моделі
22 21 20 19 18 17 16 15 14 13
FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE
0 FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE
FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE
FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE
0 FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE
0 FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE
FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE
FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE
0 FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE
0 TRUE FALSE FALSE FALSE FALSE TRUE FALSE TRUE FALSE TRUE
FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE
FALSE TRUE FALSE FALSE FALSE FALSE TRUE FALSE TRUE FALSE TRUE
0 FALSE TRUE FALSE FALSE FALSE FALSE TRUE FALSE TRUE FALSE
Дані модулі реалізуються в цифровій логічній схемі. Побудованому з
ЛЕ «І АБО НЕ» процес виглядає наступним чином.
Рисунок 4.38 – Клітинка AK166
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 60
а
Рисунок 4.39 – Клітинка AI167
Рисунок 4.40 – Клітинка AJ167
Рисунок 4.41 – Клітинка AJ168
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 61
а
Рисунок 4.42 – Клітинка AK168
В схематичному варіанті, побудованому з ЛЕ «АБО-НЕ» процес
виглядає так:
Рисунок 4.43 – Клітинка AK166
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 62
а
Рисунок 4.44 – Клітинка AI167
Рисунок 4.45 – Клітинка AJ167
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 63
а
Рисунок 4.46 – Клітинка AJ168
Рисунок 4.47 – Клітинка AK168
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 64
а
На відміну від блоку множеного, значення якого на всьому протязі
обчислення залишається не змінним, блок множника являє собою регістр
розміром 23 біти. Значення цього регістру з кожним тактом обчислення
зменшується на 1, за рахунок зсуву вправо, Який виконується в кінці такту.
Операція множення проводиться до тих пір поки даний регістр не
залишиться пустим.
Рисунок 4.48 – Структурна схема блоку
Таблиця 4.19 – Опис дій в блоці
Розташув
Реалізація в Реалізація в
ання Зміст дії
математичній моделі логічній моделі
клітинки
Виконується зсув у
BH 169 =BG165 =BG208
право
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 65
а
Таблиця 4.20 – Зовнішній вигляд блоку в математичній моделі
Код множника
22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
1 1 1 0 0 1 0 1 0 0 0 1 1 1 1 0 1 0 1 1 1 0 0
Блок поточного множника
23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 5 4 3 2 1 0
1 1 1 0 0 1 0 1 0 0 0 1 1 1 1 0 1 0 1 1 1 0 0
1 1 1 0 0 1 0 1 0 0 0 1 1 1 1 0 1 0 1 1 1 0
1 1 1 0 0 1 0 1 0 0 0 1 1 1 1 0 1 0 1 1 1
Таблиця 4.21 – Зовнішній вигляд блоку в логічній моделі
TRUE TRUE TRUE FALSE FALSE TRUE FALSE TRUE FALSE
TRUE TRUE TRUE FALSE FALSE TRUE FALSE TRUE
TRUE TRUE TRUE FALSE FALSE TRUE FALSE
TRUE TRUE TRUE FALSE FALSE TRUE
4.3.3.2.2 Блок контрольного біта
Являє собою 1 бітовий регістр пам’яті значення якого зберігається на
протязі одного такту додавання і завжди дорівнює значенню 23 біта блока
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 66
а
множника. Значення даного біту служить основою прапорцем для виконання
арифметичних дій в блоці тимчасових сум.
Рисунок 4.49 – Структурна схема блоку
Таблиця 4.22 – Опис дій в блоці
Розташува
ння Реалізація в Реалізація в Зміст дії
клітинки математичній моделі логічній моделі
BІ 165 =BІ208 =BІ165 Завжди дорівнює 0 біту
множника
Таблиця 4.23 – Зовнішній вигляд блоку в математичній моделі
7 5 4 3 2 1 0 Контрольний біт
1 0 1 1 1 0 0 0
0 1 0 1 1 1 0 0
1 0 1 0 1 1 1 1
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 67
а
Таблиця 4.24 – Зовнішній вигляд блоку в логічній моделі.
6 5 4 3 2 1 0
FALSE TRUE FALSE TRUE TRUE TRUE FALSE FALSE
FALSE FALSE TRUE FALSE TRUE TRUE TRUE TRUE
TRUE FALSE FALSE TRUE FALSE TRUE TRUE TRUE
4.3.3.2.3 Блок проміжної суми
Є основним блоком суматора і виконує основну роботу в процесі
отримання результату, в кожному робочому такті виконує 2 дії сумує
значення проміжної суми і множеного у випадку якщо прапорець дорівнює 1.
Вкінці такту виконує зсув вправо на 1 біт.
Фактично даний блок є комбінованим блоком, який включає в себе
суматор і пристрій зсуву.
В початковий момент значення проміжної суми дорівнює нулю, тобто
всі 23 біти мають значення 0. Даний блок звертається до значення прапорця .
Якщо значення прапорця дорівнює одиниці то він додає до проміжної суми
значення регістру множеного. Після отримання суми виконується
автоматично зсув вправо.
Якщо значення прапорця дорівнює нулю, даний блок відразу виконує
зсув вправо без додавання множеного.
Даний такт повторюється 23 рази , так як максимальний розмір блоку
23 біти
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 68
а
Рисунок 4.50 – Структурна схема блоку
Таблиця 4.25 – Опис дій в блоці
Розташува
ння Реалізація в Реалізація в логічній
клітинки математичній моделі моделі Зміст дії
=ИЛИ(И(НЕ(AK165); Додавання старшого біта в
AK,AJ 168 =ЯКЩО(AK211>1;1;0) AK166);И(AK165;НЕ 2 ПСЧ в попередньому
(AK166))) розряді
=ИЛИ(И(НЕ(AJ167); Додавання меншого біта в
ИЛИ(И(НЕ(AJ165);A 2 ПСЧ
J166);И(AJ165;НЕ(AJ
AK,AJ 169 =СУММ(AK208:AK210)
=ЗАЛИШОК(AK211;2) 166))));И(AJ167;НЕ(
ИЛИ(И(НЕ(AJ165);A
J166);И(AJ165;НЕ(AJ
166))))))
AJ 170 =AJ212 =AJ168 Зсув вправо
Таблиця 4.26 – Зовнішній вигляд блоку в математичній моделі
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
2 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
Таблиця 4.27 – Зовнішній вигляд блоку в логічній моделі.
FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE
FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE
FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE FALSE
FALSE FALSE FALSE TRUE TRUE TRUE TRUE FALSE TRUE FALSE TRUE TRUE
Дані модулі реалізуються в цифровій логічній схемі. Побудованому з
ЛЕ «І АБО НЕ» процес виглядає наступним чином:
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 69
а
Рисунок 4.51 – Клітинка AK168
Рисунок 4.52 – Клітинка AJ168
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 70
а
Рисунок 4.53 – Клітинка AJ169
В схематичному варіанті, побудованому з ЛЕ «АБО-НЕ» процес
виглядає так:
Рисунок 4.54 – Клітинка AK168
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 71
а
Рисунок 4.55 – Клітинка AJ168
Рисунок 4.56 – Клітинка AJ169
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 72
а
4.3.3.2.4 Блок залишку
Блок залишку являє собою регістр розміром 23 біти. Значення цього
регістру з кожним тактом збільшується на 1, за рахунок зсуву вправо, і
завжди 23 біт блоку залишку дорівнює значенню 23 біта блока множеного
Рисунок 4.57 – Структурна схема блоку
Таблиця 4.28 – Опис дій в блоці
Розташува
ння Реалізація в Реалізація в
клітинки математичній моделі логічній моделі Зміст дії
Дорівнює 0 біту
BJ317 =AK317 =AK252 множеного від результату
суми
BK317 =BJ312 =BJ248 Зсув вправо
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 73
а
Таблиця 4.29 – Зовнішній вигляд блоку в математичній моделі
0 1 1 1 0 1 0 0 0 0 0 0 0 1 1 1 0 1 1 0 0 0
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23
0 0 1 1 1 0 1 0 0 0 0 0 0 0 1 1 1 0 1 1 0 0 0
Таблиця 4.30 – Зовнішній вигляд блоку в логічній моделі.
FALSE TRUE FALSE TRUE FALSE TRUE TRUE FALSE FALSE TRUE
1 2 3 4 5 6 7 8 9 10
TRUE FALSE TRUE FALSE TRUE FALSE TRUE TRUE FALSE FALSE
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 74
а
ВИСНОВКИ
У кваліфікаційній роботі бакалавра розглянуто блок додавання
спеціалізованого математичного співпроцесора, а саме, розкрито особливості
побудови пристрою для виконання конкретної арифметичної операції:
додавання в двійковій системі числення.
В процесі роботи було розглянуто особливості розробки даного
пристрою, починаючи з математичної функції, яка пов’язує між собою вхідні
і вихідні дані. В процесі розробки був внесений ряд нововведень в кінцевий
проект пристрою:
 для спрощення обчислень і можливістю оперативно перевіряти
результати обчислень та правильність розробки як середовище
розрахунків було обрано MS Excel;
 так як в даному середовищі відсутня двійкова система числення, в
математичній моделі було виконано емуляцію арифметичної операції
додавання в двійковій позиційній системі числення, що дало
можливість перетворювати текст математичної моделі в текст
логічної моделі;
 в роботі розроблено 6 варіантів математичної моделі, які в процесі
перетворення в логічну модель модифікувались одна в одну,
внаслідок відсутності логічних дій, якими можна було б замінити
математичні операції;
 при побудові логічної моделі були використані логічні моделі
пристроїв: суматор, компаратор, пристрій зсуву, схема вибору
одного варіанту із двох можливих, які лягли в основу побудови
логічної моделі;
 замість єдиної схеми запропоновано блочно-модульну схему
пристрою;
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 75
а
 ні одна із прикладних програм, до яких був доступ, внаслідок
складності схем, не могли описати процеси цілком у конкретному
блоці, тому кожний блок було розбито на модулі між якими
встановлено взаємозв’язки.
Розроблена математична та логічна моделі блоку додавання
спеціалізованого математичного співпроцесора можуть бути використані в
навчальному процесі (в процесі практичної підготовки студентів
спеціальності «Комп’ютерна інженерія»).
Кваліфікаційна робота бакалавра виконана в повному обсязі згідно
технічного завдання
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 76
а
ПЕРЕЛІК СКОРОЧЕНЬ ТА УМОВНИХ ПОЗНАЧЕНЬ
ПК – персональний комп’ютер
ЕОМ – електронна обчислювальна машина
ПСЧ – позиційна система числення
ABC – (Absolute Binary Code) абсолютний двійковий код
ADC – (Analog/Digital Converter) аналогово-цифровий
перетворювач (АЦП)
DAC – (Digital/Analog Converter) цифро-аналоговий
перетворювач (ЦАП)
АЛП – арифметико-логічний пристрій
AND – логічний елемент «І»
ТЛ – транзисторна логіка
ТТЛ – транзисторно-транзисторна логіка
ЦП – центральний процесор
OR – логічний елемент «АБО»
NOT – логічний елемент «НЕ»
ЛЕ – логічний елемент
ЦП – центральний пристрій
DIN – (Deutsches Institut fur Normung) Німецький інститут
стандратизації
ISO – (International S tandardization Organization) Міжнародна
організація по стандартизації
ДСТУ – державний стандарт України
NOR – логічний елемент «АБО-НЕ»
NAND – логічний елемент «І-НЕ»
ФАЛ – функція алгебри логіки
ТТЛШ – транзисторно-транзисторна логіка Шоткі
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 77
а
ДОДАТОК А
Структурна схема пристрою
ДОДАТОК Б
Структурна схема блоку переводу чисел з десяткової в
двійкову ПСЧ
ДОДАТОК В
Структурна схема блоку утворення коду Extended
ДОДАТОК Г
Структурна схема суматора для додавання чисел
ДОДАТОК Д
Структурна схема блоку для створення внутрішньо суматорних
додаткових модифікованих кодів
ДОДАТОК Е
Структурна схема блоку суматор порядку
ДОДАТОК Є
Структурна схема блоку для обчислення мантиси добутку
ДОДАТОКЖ
Структурна схема блоку додавання
ДОДАТОК З
Структурна схема блоку проміжної суми
ДОДАТОК И
Структурна схема блоку залишку
СПИСОК ВИКОРИСТАНИХ ДЖЕРЕЛ
1. Флінн, М. Я. (1972). Деякі комп'ютерні організації та їх ефективність.
Транзакції IEEE на комп'ютерах, C-21(9), 948-960.
2. Хеннессі, Ю. Л., & Паттерсон, Д. А. (2017). Архітектура комп'ютера:
кількісний підхід (6-е видання). Морган Кауфманн.
3. Пачеко, П., & Бауманн, П. (2009). Проектування арифметичних блоків
для процесорів набору команд для конкретних додатків. In Advances in
Computer Systems Architecture (pp. 177-188). Спрінгер.
4. Пархамі, Б. (2005). Комп'ютерна арифметика: алгоритми та апаратні
конструкції. Преса Оксфордського університету.
5. Туллсен, Д. М., Еггерс, С. Я., & Емер, Ю. С. (1995). Одночасна багато
поточність: максимізація вбудованого паралелізму. У матеріалах 22-го
щорічного міжнародного симпозіуму з архітектури комп'ютера (с. 392-
403). ОСББ.
6. Паттерсон, Д. А., & Дітцель, Д. Р. (1980). Корпус для зменшеної
інструкції набору комп'ютерів. ACM SIGARCH Новини комп'ютерної
архітектури, 8 (6), 25-33.
7. Аллен, Р. Е., & Кеннеді, К. (2002). Оптимізація компіляторів для
сучасних архітектур: підхід, заснований на залежності. Морган
Кауфманн.
8. Павленко О.В., Дзюба В.Д., Будин О.М. Архітектура суперкомп'ютерів.
Київ, 2014.
9. Голубцов А.Г., Розенфельд Д.Б., Шор М.С. Суперкомп'ютери.
Моделювання та оптимізація. Київ, 2012.
10.Копей І.В., Грицина Л.Ю., Гончаренко С.М. Проектування
високопродуктивних обчислювальних систем. Київ, 2010.
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 88
а
11.Тарасенко О.Є., Муляр Є.І., Шокалюк С.В. Суперкомп'ютери та
масово-паралельні обчислення. Київ, 2009.
12.Куцик В.Ю., Співак М.Ю. Архітектура комп'ютерів та операційні
системи. Київ, 2018.
13.Ягун В.М., Плешков В.А. Обчислювальна математика. Київ, 2015.
14.Мікропроцесорна техніка. Друге видання. Доповнене./ Ю.І. Якименко,
Т.О. Терещенко, Є.І. Сокол, В.Я. Жуйков, Ю.С. Петергеря. За ред. Т.О.
Терещенко. – Київ, 2004. – 440 с.
15.Схемотехніка електронних систем. Том 3. Мікропроцесори та
мікроконтролери / Бойко В.І., Гуржій А.М., Жуйков В.Я., Зорі А.А.,
Петергеря Ю.С., Співак В.М., Терещенко Т.О, Якименко Ю.І. - К.:
Вища школа, 2004. – 399 с.:іл.
16.Мікропроцесорна техніка: Підручник / Ю.І. Якименко, Т.О. Терещенко,
Є.І. Сокол, В.Я. Жуйков, Ю.С. Петергеря / За ред. Т.О. Терещенко. –
К.: Видавництво “Політехнік”, 2002. – 439 с.
Лист
ЧДТУ.232248.002 ПЗ
Зм. Лист № докум. Підпис Дат 89
а

Репозиторій ЧДТУ